[发明专利]一种半导体堆叠封装结构及其制造方法

说明书

本申请是申请日为2015年7月31日、申请号为201510464260.9、题为“一种半导体堆叠封装结构及其制造方法”的专利申请的分案申请。

技术领域

本发明属于半导体封装领域，具体地讲，涉及一种具有倒装芯片(flip chip)和芯片到芯片(chip to chip)的引线键合(wire bonding)的半导体堆叠封装结构及其制造方法。

背景技术

现有的对诸如逻辑芯片和存储芯片等的多个芯片的一体封装通常采用层叠封装(POP，package on package)技术。通常，层叠封装技术包括多个芯片借助于各自的封装件以相互堆叠，其中，逻辑芯片和存储芯片等分别通过焊线或倒装芯片的焊点与对应的基板连接，再将各基板彼此连接。

层叠封装技术的成本低廉，但是封装结构具有额外的基板，多个芯片之间的通信路径长，整个封装结构的体积难以大幅缩小，散热、信号速率方面受到限制。

另一种多个芯片的封装技术是通过硅通孔技术实现多个芯片的彼此连接的3D封装技术。在该3D封装技术中，多个芯片通过硅通孔技术彼此连接，然后可通过焊点或焊线来实现芯片与基板的连接。

传统的3D封装技术具有信号速率高、功耗低和散热好的优点。但是，硅通孔技术难以实现芯片测量，无法确保封装采用的芯片均为具有良好的电路功能的芯片，因此导致最终良率低。为了实现硅通孔技术，芯片的通孔区域无法设计电路，而需要绕开通孔区域，耗费了芯片的面积。另外，传统的3D封装技术因价格昂贵且良率受限而仍然无法实现大规模的商业应用。

发明内容

本发明的一个或多个方面提供了一种半导体堆叠封装结构及其制造方法，所述半导体堆叠封装结构能够确保每个芯片的质量并减小半导体堆叠封装结构的尺寸。

根据本发明的一方面，提供了一种半导体堆叠封装结构，所述半导体堆叠封装结构包括：基板；第二芯片，表面形成有多个焊料凸起；第一芯片，位于所述第二芯片上方，其中，所述第二芯片以倒装的方式通过所述多个焊料凸起与所述基板连接，所述第一芯片通过焊线与所述第二芯片连接。

所述焊线可以与所述基板分隔开。

所述第二芯片可以为具有高速信号需求的芯片。优选地，所述第二芯片可以为逻辑芯片，所述第一芯片可以为存储芯片。

所述半导体堆叠封装结构还可以包括用于保护所述第一芯片、所述第二芯片和所述基板的塑封体。

所述半导体堆叠封装结构还可以包括设置于所述基板的下端的焊球。

所述半导体堆叠封装结构还可以包括位于所述第二芯片上的至少一个芯片，不同的芯片之间通过焊线彼此连接。

根据本发明的另一方面，提供了一种制造半导体堆叠封装结构的方法，所述方法包括：在载板上形成第一芯片；在所述第一芯片上形成第二芯片，所述第二芯片的上表面形成有多个焊料凸起；通过焊线连接所述第一芯片和所述第二芯片；以倒装的方式通过所述多个焊料凸起将所述第二芯片和所述基板彼此连接；去除所述载板。

在去除所述载板之后，可以对所述第一芯片、所述第二芯片和所述基板进行模封以形成塑封体，可以在所述基板的下端形成焊球。

根据本发明的另一方面，提供了一种制造半导体堆叠封装结构的方法，所述方法包括：在载板上形成至少一个芯片；在所述至少一个芯片上形成倒装芯片，所述倒装芯片的上表面形成有多个焊料凸起；通过焊线使不同的芯片彼此连接；以倒装的方式通过所述多个焊料凸起将所述倒装芯片和所述基板彼此连接；去除所述载板。

根据本发明的示例性实施例的半导体堆叠封装结构及其制造方法能够确保半导体堆叠封装结构中的每个芯片均为良好的芯片，可以减小封装结构的尺寸，可以改善半导体堆叠封装结构的散热性，并且可以提高信号传输的效率。另外，不需要对逻辑芯片进行重新设计或额外地占用逻辑芯片的面积，从而可以降低成本。

附图说明

通过参照附图详细描述示例性实施例，特征对于本领域技术人员来讲将变得明显，在附图中：

图1是示出根据本发明的示例性实施例的半导体堆叠封装结构的剖视图；

图2至图8是用于描述根据本发明的示例性实施例的制造半导体堆叠封装结构的方法的剖视图；

图9是示出根据本发明的另一示例性实施例的半导体堆叠封装结构的剖视图；

图10是示出根据本发明的另一示例性实施例的半导体堆叠封装结构的剖视图。

具体实施方式