[发明专利]一种低压高速感性负载驱动电路

说明书

本发明提供一种低压高速感性负载驱动电路，既能保证高速低压高幅值输出，又能有效提高总线高速数据过零间隔，满足4M 1553总线通信要求，提升系统通信可靠性。其包括驱动逻辑模块，预驱动电路和带负反馈斜坡控制模块；驱动逻辑模块的一个输出端依次连接的一个预驱动电路和一个带负反馈斜坡控制模块输出总线信号BUS，另一个输出端依次连接另一个预驱动电路和另一个带负反馈斜坡控制模块总线差分信号XBUS；所述的带负反馈斜坡控制模块用于控制总线输出信号的上升沿和下降沿，防止输出信号回零后振荡；所述的预驱动电路用于驱动带负反馈斜坡控制模块。

技术领域

本发明涉及集成电路技术领域，具体为一种低压高速感性负载驱动电路。

背景技术

目前1M 1553总线低压驱动电路结构如图1所示，包括驱动逻辑模块和斜坡控制电路模块。驱动逻辑模块由多个非门、与非门和或非门组成，主要实现信号整形，TX和XTX的差分信号输出，同相信号屏蔽，使能信号控制，实现了驱动电路逻辑控制。斜坡控制电路结构如图2所示，充电管PMOS晶体管MP1，放电管NMOS晶体管MN1，RC充电限流电阻R2、RC放电限流电阻R1、R2，设置RC时间常数电容C1，总线驱动高压PMOS晶体管MP2。其中MP1源极接电源轨Vdd、衬底接Vdd、漏极接A点、栅极接输入端IN；R1一端接A、一端接B；MN1源极接gnd、衬底接gnd、漏极接B、栅极接输入端IN；C1一端接A，一端接地；R2一端接A、一端接C；MP2源极接Vdd、衬底接Vdd、漏极接BUS(或XBUS)、栅极接输入端C。该结构相对于5V 1M 1553总线模拟驱动结构，由于采用数字式驱动，实现低静态功耗；采用高压PMOS晶体管驱动变压器总线，正常工作时，若IN点电压为高电平时，MP2晶体管的VDS较小，实现了低的动态功耗设计。若电路需要驱动4M 1553总线，由于该电路采用RC冲、放电，在高速情况下，MP2栅电容放电结束时高压PMOS晶体管栅源电压比VDD约小1V，引起驱动电路输出幅值降低；另外4M 1553总线正常通信时，数据周期有125ns、250ns、375ns，500ns，由于采用RC冲放电电路控制驱动信号的斜坡，低频数据与高频数据驱动时高压PMOS晶体管MP2放电结束时栅源电压差异较大，引起低频数据向高频数据过渡时，高频数据过零间隔参数超差，导致4M 1553总线系统不能正常通信。

发明内容

针对现有技术中存在的问题，本发明提供一种低压高速感性负载驱动电路，既能保证高速低压高幅值输出，又能有效提高总线高速数据过零间隔，满足4M 1553总线通信要求，提升系统通信可靠性。

本发明是通过以下技术方案来实现：

一种低压高速感性负载驱动电路，包括驱动逻辑模块，预驱动电路和带负反馈斜坡控制模块；驱动逻辑模块的一个输出端依次连接的一个预驱动电路和一个带负反馈斜坡控制模块输出总线信号BUS，另一个输出端依次连接另一个预驱动电路和另一个带负反馈斜坡控制模块总线差分信号XBUS；所述的带负反馈斜坡控制模块用于控制总线输出信号的上升沿和下降沿，防止输出信号回零后振荡；所述的预驱动电路用于驱动带负反馈斜坡控制模块。

优选的，所述的带负反馈斜坡控制模块包括，

第三PMOS晶体管MP3，其栅极连接带负反馈斜坡控制模块输入端IN2，衬底和源极接电源电压VDD，漏极接第二连接点B；

第三NMOS晶体管MN3，其栅极连接第四连接点D，衬底和源极接第五连接点E，漏极接第三连接点C；

高压PMOS晶体管MP4，其栅极连接第三连接点C，衬底和源极接电源电压VDD，漏极连接总线信号BUS或总线差分信号XBUS；

第四NMOS晶体管MN4，其栅极连接第五连接点E，衬底和源极接地线，漏极连接第四连接点D；

第一多晶电阻R1，其一端接带负反馈斜坡控制模块输入端IN2，另一端接第四连接点D；

第二多晶电阻R2，其一端接第五连接点E，另一端接地线；