[发明专利]半导体存储器装置

说明书

半导体存储器装置包括：读出放大器，从连接于字线及位线的存储器元件读出数据；第1开关元件，连接于第1电源电压与读出放大器的第1电源中间节点之间；第2开关元件，连接于第2电源电压与读出放大器的第2电源中间节点之间；均衡器电路，使第1及第2电源中间节点均衡成第1电源中间节点的最大值与第2电源中间节点的最小值之间的半值电平；以及电压保持用电容，分别连接第1及第2电源中间节点，将第1及第2电源中间节点实质上保持为第1电源中间节点的最大值与第2电源中间节点的最小值之间的半值电平。

技术领域

本发明涉及一种例如同步动态随机存取存储器(Synchronous Dynamic RandomAccess Memory，SDRAM)等半导体存储器装置。

背景技术

图1是表示已知例的SDRAM的存储器电路的结构例的电路图，图2是表示图1的存储器电路的动作的时序图(timing chart)。图1中，已知例的存储器电路具备：存储器胞元(memory cell)MC，存储器规定的数据(data)值；以及读出放大器(sense amplifier)(SA)1，经由一对位线(bit line)BLT、BLB而连接于所述存储器胞元MC，从存储器胞元MC读出数据。

存储器胞元MC具备构成存储器元件的存储器电容器(memory capacitor)Ccell与选择用金属氧化物半导体(Metal Oxide Semiconductor，MOS)晶体管(transistor)Q10。存储器电容器Ccell的一端经由存储节点(storage node)Ns而连接于MOS晶体管Q10的源极(source)，其另一端连接于规定的电压VCP。MOS晶体管Q10的栅极(gate)连接于字线(wordline)WL，其漏极(drain)例如连接于位线BLB。此处，在SDRAM的存储器电路中，多个存储器胞元MC在字线WL的方向及位线BLT、BLB的方向上配置成格子形状。

读出放大器SA1是由包含MOS晶体管Q1、Q2的第1互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)反相器(inverter)与包含MOS晶体管Q3、Q4的第2CMOS反相器以构成正反馈回路(loop)的触发器(flip-flop)的方式连接而形成。MOS晶体管Q1、Q3的各源极在电源中间节点P1处连接，电源中间节点P1经由以读出驱动信号S1来导通(ON)或断开(OFF)的开关(switch)元件即MOS晶体管Q5，而连接于产生阵列(array)电压VARAY的电压产生器2。而且，MOS晶体管Q2、Q4的各源极在电源中间节点P2处连接，电源中间节点P2经由以读出驱动信号S2(读出驱动信号S1的反相信号)来导通或断开的开关元件即MOS晶体管Q6而以接地电位VSS接地。进而，读出放大器SA1具备均衡器(equalizer)电路3，该均衡器电路3在使电源中间节点P1、P2待命(standby)时，基于均衡信号VEQ，将电源中间节点P1、P2均衡为阵列电压VARAY的半值电压VBL。此处，读出放大器SA1在MOS晶体管Q5、Q6基于读出驱动信号S1、S2而导通时受到驱动。

在以上述方式构成的读出放大器电路中，如图2所示，在均衡状态被解除的时刻t1、t3(VEQ＝L电平(level))之后，藉由字线电压VWL来使选择用MOS晶体管Q10导通以选择存储器胞元MC，将与存储器电容器Ccell的数据值对应的存储节点Ns的电压Vns经由MOS晶体管Q10而传输至例如位线BLB，随后，在时刻t2、t4使MOS晶体管Q5、Q6导通以激活读出放大器SA1，读出放大器SA1对传输至位线BLB的数据值的电压VBLB进行放大。

现有技术文献

专利文献

专利文献1：日本专利特开2000-021167号公报

专利文献2：日本专利特开2000-021170号公报

专利文献3：美国专利第6163493号说明书

[发明所欲解决的问题]