[发明专利]具有ESD保护元件的半导体装置

说明书

本发明提供具有ESD保护元件的半导体装置。半导体装置具有由使用了NMOS的截止晶体管构成的ESD保护元件，ESD保护元件在漏有源区域(105)内具有N型漏区域(102)和P型漏区域(103)，P型漏区域(103)的电位被设成P阱或P型半导体衬底(106)的电位，漏有源区域(105)内的PN结的结耐压为ESD保护元件的耐压。

技术领域

本发明涉及具有ESD保护元件的半导体装置。特别是涉及设置在外部连接端子与内部电路区域之间以保护用低电压动作的形成在内部电路区域的内部元件免受ESD的破坏的截止晶体管型ESD保护元件。

背景技术

关于也被称作IC的半导体装置，已知有如下现象：由于静电放电(Electro-Static-Discharge：以下省略为ESD)导致放电电流在器件内流过而产生局部发热或电场集中，由此发生破坏。因此，为了防止由于ESD造成的破坏，一般在外部连接PAD与内部电路区域之间设置ESD保护元件。

在具有MOS型晶体管的半导体装置的情况下，已知有使用将栅电极的电位固定成接地电位的所谓的截止状态的N型MOS晶体管(以下简记为NMOS)作为上述保护元件的情况，这样的NMOS被称作截止晶体管。

另外，在以下的说明中还会提及P型MOS晶体管。P型MOS晶体管被简记为PMOS。

由于上述截止晶体管是将漏电极与外部连接PAD连接进行使用的，因此，漏耐压必须在IC的动作电压以上。另一方面，为使ESD浪涌不到达内部电路区域，要求耐压要低于以在内部电路区域使用的晶体管为代表的元件。

截止晶体管的漏耐压是因栅电极处于截止状态而抑制了漏区域的耗尽层的发展而产生的雪崩击穿即所谓的表面击穿、以及由于漏区域与固定成接地电位的阱区域或元件分离区域的PN结而产生的雪崩击穿即所谓的结击穿决定的，因此，考虑到这两种击穿的耐压被设定在IC的动作电压以上且小于内部电路区域中使用的器件的耐压。

开始上述表面击穿的电压主要是由栅氧化膜的厚度、低浓度的漏延展区域的浓度和距离决定的，开始上述结击穿的电压是由高浓度漏区域的浓度和阱、元件分离区域的浓度决定的。

在此，关于主要在8V以下的低电压动作用的IC，为了防止制造成本增加而不会对于内部电路区域中使用的器件和ESD保护元件分别设定栅绝缘膜的厚度以及漏区域和阱的浓度。因此，本来必须使ESD保护元件的耐压低于在内部电路区域中使用的器件，但却存在由于难以附加该耐压差而导致无法利用ESD保护元件来保护IC的情况。

作为该情况的对策，存在通过向沟道区域进行离子注入等使沟道区域的浓度成为高浓度来降低ESD保护元件的耐压的情况以及在电路方面施行对策那样的在先技术(例如，参照专利文献1)。

专利文献1：日本特开2011-124285号公报

然而，在通过向沟道区域进行离子注入来采取对策的情况下，即使在形成栅绝缘膜之前进行高浓度离子注入，抗蚀剂也会固化，从而需要在剥离时进行灰化处理，由此在Si表面发生损坏，栅绝缘膜的寿命会劣化。另一方面，即使在形成栅绝缘膜之后进行高浓度离子注入，由于直接将离子注入栅绝缘膜，从而也会导致栅绝缘膜的寿命劣化。而且，由于需要专用掩膜，导致制造成本以及制造1次产品所需的时间即TAT增加。

此外，在采取上述专利文献1那样的ESD保护对策的情况下，电路规模增大。

发明内容

为了解决上述课题，本发明中使用了以下手段。

在具有MOS晶体管的半导体装置中，具有截止晶体管作为ESD保护元件，所述截止晶体管以NMOS的栅电位为接地电位或阱电位，在截止晶体管的漏有源区域内具有N型和P型漏区域，P型漏区域的电位被设成P阱或P型半导体衬底的电位，使漏有源区域内的PN结的结耐压为ESD保护元件的耐压。