[发明专利]一种二进制原码加减法运算单元的硬件架构

说明书

本发明公开了一种新型的高速、低功耗、省面积的二进制有符号数的原码加/减运算单元的硬件架构。该架构有一个加/减控制信号，能够指示电路执行加法运算或减法运算。输入两个二进制有符号数的原码，在的加/减控制信号指示下，该硬件架构能够快速地计算出对应的两数的和或差，并仍然以原码的形式呈现。本发明主要包含了加法器，减法器，比较器，求补单元和数据选择器，接近并行化地计算出两数之和、差以及差的相反数，并根据两数的符号位、相对大小以及加/减控制信号的不同组合情况，迅速地从两数之和、差以及差的相反数三者中筛选出一个作为最终的结果。本发明通过优化计算方法，大大缩短了二进制原码加/减运算单元硬件架构的关键路径，并降低了功耗，减小了面积开销，使本发明具有广泛的运用前景。

技术领域

本发明涉及计算机及电子信息科学技术领域，特别涉及处理原码形式的二进制有符号数的加减法运算单元的硬件架构。

背景技术

在现代数字集成电路中，最广泛使用的数制是二进制。二进制数可分为无符号二进制数和有符号二进制数。有符号二进制数可以用三种不同的形式予以表示，分别为原码表示法，反码表示法和补码表示法。

为了方便进行运算，数字系统中多采用补码来表示有符号二进制数。然而，在一些特定的场合，比如低密度奇偶校验码解码器和极化码解码器中，为了适应解码算法，降低设计与存储的复杂度，解码过程中所用到的有符号二进制数采经常用的是原码表示法。在进行加法或减法运算时，先要将有符号数的原码转化为补码，用补码进行加法或减法运算，得到和或差的补码形式，再将和或差的补码转化为原码形式。有符号数的原码与补码之间的转换方法如下：将原码按位取反，再加上1即可得补码；将补码按位取反，再加上1即可得原码。两次不同表示方法之间的转换大大增加了运算电路的功耗、延时以及面积开销。因此，设计快速、低功耗和省面积的高效二进制原码加减法运算单元架构，对于提升前述采用原码表示法的数字系统之性能具有非常重大的意义。

发明内容

发明目的：本发明旨在解决传统的二进制原码加减法运算电路因为两次原码与补码之间进行转换而引起的功耗大、速度慢、面积开销大的问题。

为了解决上述技术问题，本发明公开了一种二进制原码加减法运算单元架构。

为了便于阐述，定义两个原码形式的二进制有符号数A和B，用As、Bs分别表示A、B的符号，当A、B大于等于0时，As、Bs为0；当A、B小于0时，As，Bs为1。用Am、Bm分别表示A、B的绝对值大小。C为加减运算控制信号。定义S为A与B的和/差，用Ss和Sm分别表示S的符号与绝对值大小。下文所涉及的所有符号均与此处的定义保持一致。

该架构从整体上来看，包含了：

1.一个加法器，其作用是计算Am+Bm。

2.一个减法器，其作用是计算Am-Bm。

3.一个比较器，其作用是比较Am和Bm的大小。

4.一个求补单元，其作用是将减法器的输出Am-Bm转换为对应的补码形式，即-(Am-Bm)。

5.三个数据选择器，分别编号为第一、第二、第三，其中第一数据选择器用于在恰当的输入地址下从减法器的输出和求补单元的输出中选择一个；第二数据选择器用于在恰当的输入地址下从加法器的输出和第一数据选择器的输出中选择一个作为Sm；第三数据选择器用于在恰当的输入地址下从As和第二逻辑单元的输出中选择一个作为Ss。

6.两个逻辑单元，分别编号为第一、第二，其中第一逻辑单元根据As、Bs、C的不同组合输出恰当的地址信号以控制第二数据选择器从两个输入中选择出正确的一个作为Sm；第二逻辑单元根据Bs、C的不同组合输出恰当的信号作为第三数据选择器的输入之一。