[发明专利]一种二进制原码加减法运算单元的硬件架构

权利要求书

1.一种二进制原码加减法运算单元的硬件架构，包括：加法器、减法器、比较器、求补单元、第一逻辑单元、第二逻辑单元、第一数据选择器、第二数据选择器、第三数据选择器，其特征在于：所述加法器的输出端连接第二数据选择器，所述第一逻辑单元的输出端连接第二数据选择器，所述减法器的输出端分别连接求补单元和第一数据选择器，所述求补单元的输出端连接第一数据选择器，所述比较器的输出端分别连接第一数据选择器和第三数据选择器，所述第二逻辑单元的输出端连接第三数据选择器，所述第一数据选择器的输出端连接第二数据选择器；

所述加法器、减法器和比较器的输入值均为两个原码形式的二进制有符号数的绝对值部分，且所述加法器计算两个所述二进制有符号数的绝对值之和，所述减法器计算两个所述二进制有符号数的绝对值之差，所述比较器计算两个所述二进制有符号数的相对大小关系；所述求补单元用于将所述减法器输出的两数绝对值之差进行求补码的运算；所述第一数据选择器以所述比较器的输出结果作为地址信号，从求补单元和减法器的输出中选择一个作为所述第二数据选择器的输入；所述第一逻辑单元的输入为两个所述二进制有符号数的符号位和一个加减控制信号，所述第一逻辑单元的输出为所述第二数据选择器的地址信号，当输入的两所述符号位相同且加减控制信号指示执行加法运算时或当输入的两所述符号位相反且加减控制信号指示执行减法运算时，所述第一逻辑单元输出一种地址信号，当输入的两所述符号位相同且加减控制信号指示执行减法运算时或当输入的两所述符号位相反且加减控制信号指示执行加法运算时，所述第一逻辑单元输出另一种地址信号；所述第二数据选择器从所述加法器的输出与所述第一数据选择器的输出中选择一个作为最终输出结果的绝对值部分；所述第二逻辑单元的输入为两个所述二进制有符号数的加数或减数的符号位和加减控制信号，当加减控制信号指示执行加法运算时，所述第二逻辑单元将输入的符号位原样输出，当加减控制信号指示执行减法运算时，所述第二逻辑单元将输入的符号位取相反输出；所述第三数据选择器以所述比较器的输出为地址信号，从所述第二逻辑单元的输出和两个所述二进制有符号数的的被加数或被减数的符号位中选择一个作为最终输出结果的符号位部分。