[发明专利]半导体装置

说明书

在半导体装置(1)中设置了的接口电路(5)根据时钟信号(CK)向外部存储器装置(2)供给动作时钟，从外部存储器装置(2)接收数据信号(DQ)以及选通信号(DQS)。接口电路(5)包括使所接收的选通信号(DQS)延迟的延迟电路(25)。延迟电路(25)包括第1调整电路(26)、和与第1调整电路(26)串联地连接了的第2调整电路(27)。第1调整电路(26)能够按照与时钟信号(CK)的设定频率对应的多个阶段，调整选通信号(DQS)的延迟量。第2调整电路(27)能够以比第1调整电路(26)细的精度，调整选通信号(DQS)的延迟量。

本申请是申请日为2011年12月29日、申请号为201180076035.8、发明名称为“半导体装置”的发明专利申请的分案申请。

技术领域

本发明涉及具备在与存储器装置之间进行数据的输入输出的接口电路的半导体装置，特别涉及在与双倍数据速率(DDR：Double data rate)的同步存储器(SynchronousMemory)之间进行数据的输入输出的半导体装置。

背景技术

作为以双倍数据速率进行数据的输入输出的同步存储器，已知例如DDR-SDRAM(Synchronous Dynamic Random Access Memory,同步动态随机存取存储器)。DDR-SDRAM为了进行时钟同步方式的高速通信，输出数据信号和与其同步的选通信号。DDR-SDRAM输出的数据信号的边缘和选通信号的边缘一致。

在接受从DDR-SDRAM输出了的数据信号以及选通信号的接口电路中，需要使所接收的选通信号延迟1/4周期量的延迟电路。通过使输入了的选通信号延迟1/4周期量(90度的相位量)，能够在选通信号的上升沿边缘以及下降沿边缘这两者的定时取入数据信号。

作为用于调整选通信号的延迟量的电路，例如，已知日本特开2008-311999号公报(专利文献1)记载的电路。该电路包括延迟量可变的可变延迟部、相位比较部、以及延迟控制部。相位比较部比较来自输入缓冲门的选通信号的相位和来自可变延迟部的延迟信号的相位。延迟控制部根据相位比较部的比较结果设定可变延迟部的延迟量。

从上述接口电路供给DDR-SDRAM的动作时钟作为外部时钟。DDR-SDRAM与该外部时钟同步地进行数据的输入输出。因此，在DDR-SDRAM中，设置了再生与外部时钟准确地同步了的内部时钟的再生电路。作为这样的再生电路，例如，使用了PLL(Phase lock loop，锁相回路)电路(例如参照日本特开2000-323969号公报(专利文献2))、或者DLL(Delay LockLoop，延迟锁定回路)电路(例如参照日本特开2009-21706号公报(专利文献3))、或者SMD(Synchronous Mirror Delay，同步镜像延迟)电路(例如参照日本特开2000-311028号公报(专利文献4))等。

现有技术文献

专利文献

专利文献1：日本特开2008-311999号公报

专利文献2：日本特开2000-323969号公报

专利文献3：日本特开2009-21706号公报

专利文献4：日本特开2000-311028号公报

发明内容

但是，在上述接口电路中设置的延迟电路中，需要使延迟电路的延迟量与选通信号的频率、即存储器装置的动作频率对应的目标延迟准确地一致。特别，近年来的存储器装置为了进行低功耗化，有时需要切换存储器装置的动作频率来使用。因此，需要针对比以往更宽的频率范围调整延迟量。

通常，延迟电路由级联连接了的多个延迟元件(例如反相器)构成。通过切换选通信号所通过的延迟元件的级数来调整选通信号的延迟量。因此，以往，为了对应于广大的频率范围，无法避免延迟元件数的增大，导致了延迟电路的面积增大。