[发明专利]静态随机存取记忆体装置

说明书

根据部分实施例提供一静态随机存取记忆体装置。静态随机存取记忆体装置包括一外围逻辑电路、多个双端口静态随机存取记忆胞、一位于一第一金属层中的第一群金属线、一位于一第二金属层中的第二群金属线、一位于一第三金属层中的第三群金属线以及多个跨接结构。各双端口静态随机存取记忆胞包括一写入端口部以及一读取端口部。各跨接结构包括位于第二金属层中，并且电性连接至第一和第三金属层的金属线的第一、第二和第三金属连接垫。

技术领域

本揭露是关于一种记忆体，且特别是有关于一种静态随机存取记忆体结构。

背景技术

在深次微米集成电路(IC)的技术中，一埋入的静态随机存取记忆体(SRAM)装置已成为一流行的储存单元，其应用于高速传输产品、影像处理产品及系统晶片(system-on-chip；SOC)产品中。举例而言，一双端口(dual port；DP)静态随机存取记忆体允许并列操作，如在一周期中，一读一写或是二读，因此，相较于单端口静态随机存取记忆体而言，双端口静态随机存取记忆体具有较高的频宽。为了降低晶片尺寸并增加封装密度，在埋入式记忆体以及系统晶片产品中，低负载以及高速的记忆胞结构是重要的课题。

随着集成电路制造中使用的微影方法不断改进以允许在金属和半导体特征中产生越来越小的特征尺寸，特征之间的间距(即中心到中心或边到边的距离)也不断地减少。在例如10纳米或以下的先进制程节点中，会采用受限的布局设计规则，用以扩展现有微影蚀刻工具的能力，例如193纳米浸没微影。这些限制包括金属线之间的单向布线和固定(即，均匀)间距。这些用于金属线的单向布线规则与固定间距的布线规则相结合可能产生金属线不能在晶片不受相同布线规则约束的相邻区域之间适当对准的情况，例如，在静态随机存取记忆胞区域和外围逻辑区域之间，因此防碍了两个晶片区域之间的电性连接。在这些领域中的改进是被期待的。

发明内容

本揭露的一实施例包括一种静态随机存取记忆体装置。静态随机存取记忆体装置包括一外围逻辑电路、多个双端口静态随机存取记忆胞、一第一群金属线、一第二群金属线、一第三群金属线以及多个跨接结构。各双端口静态随机存取记忆胞包括一写入端口部以及一读取端口部。写入端口部包括一第一群晶体管。读取端口部包括一第二群晶体管。第一群金属线包括一写入位线、一反向写入位线、一读取位线、一写入字符线连接垫与一读取字符线连接垫，其中第一群金属线位于一第一金属层中。第二群金属线包括一写入字符线，其中第二群金属线位于一第二金属层中。第三群金属线包括一全域写入位线与一反向全域写入位线，其中第三群金属线位于一第三金属层中。各跨接结构包括一第一金属连接垫、一第二金属连接垫以及一第三金属连接垫。第一金属连接垫位于第二金属层中，且电性连接至写入位线和全域写入位线。第二金属连接垫位于第二金属层中，且电性连接至反向写入位线和反向全域写入位线。第三金属连接垫位于第二金属层中，且电性连接至读取位线与外围逻辑电路的一外围金属线，外围金属线位于第一金属层中。

附图说明

阅读以下详细叙述并搭配对应的附图，可了解本揭露的多个态样。应注意，根据业界中的标准做法，多个特征并非按比例绘制。事实上，多个特征的尺寸可任意增加或减少以利于讨论的清晰性。

图1绘示了依据本揭露的实施例的一集成电路，其包括静态随机存取记忆体阵列和外围逻辑电路；

图2绘示了依据本揭露的实施例的在静态随机存取记忆体晶片上的静态随机存取记忆体阵列的一个双端口静态随机存取记忆胞的电路图；

图3绘示了依据本揭露的实施例的图1的双端口静态随机存取记忆胞的上视图；

图4A与图4B绘示了依据本揭露的实施例的用于覆盖图2的双端口静态随机存取记忆胞的金属线的示意图；

图5绘示了依据本揭露的实施例的一示例性金属层结构的侧视图；

图6绘示了依据本揭露的实施例的在静态随机存取记忆胞阵列和使用跨接结构来桥接接口的外围逻辑电路之间的接口处的金属线结构；