[发明专利]用于栅极介电完整性测试的结构

说明书

本发明实施例提供了一种用于GDI测试的结构，包括：衬底；晶体管，包括位于衬底上的栅极介电层，位于栅极介电层上的栅极，以及位于衬底内的源/漏极；第一金属线、第二金属线和第三金属线，位于栅极上方且位于同一层并相互绝缘地间隔设置；位于第一金属线、第二金属线和第三金属线上方的栅极焊盘、源/漏极焊盘以及衬底焊盘，栅极通过第一金属线连接至栅极焊盘，源/漏极通过第二金属线连接至源/漏极焊盘，衬底通过第三金属线连接至衬底焊盘。由此可见，本发明实施例提供的结构中，栅极、源/漏极和衬底通过同一层的金属线连接至各自的焊盘，可以在该层进行GDI测试，从而减少了GDI测试所依赖的金属线层数，保证了测试效率。

技术领域

本发明涉及集成电路领域，更具体地涉及一种用于栅极介电完整性测试的结构。

背景技术

金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)，或者称是金属-绝缘体(insulator)-半导体场效应晶体管，可以简称为MOS管。一般地，为了避免金属短路，栅极(Gate)通过金属3(Metal3，M3)连接至栅极焊盘(pad)，源极/漏极(Source/Drain，S/D)通过金属2(Metal2，M2)连接至S/D焊盘，衬底(Bulk)通过金属1(Metal1，M1)连接至衬底焊盘，如图1或图2所示。其中金属2位于金属1的上层，且金属3位于金属2的上层。基于这种结构设计，栅极、源/漏极和衬底通过不同层的金属连接到各自的焊盘，只有在各层金属都完成之后才能进行栅极介电完整性(Gate DielectricIntegrity，GDI)测试，即针对图1或图2所示的结构仅能在金属3及以上进行GDI测试，这样导致GDI测试所依赖的金属层数过多，从而影响测试效率。

发明内容

考虑到上述问题而提出了本发明。本发明提供了一种用于栅极介电完整性测试的结构，栅极、源/漏极和衬底通过同一层的金属线连接至各自的焊盘，可以在该层进行测试，从而减少了GDI测试所依赖的金属线层数，保证了测试效率。

根据本发明的第一方面，提供了一种用于栅极介电完整性测试的结构，包括：

衬底，所述衬底内设有拾取区；

晶体管，包括位于所述衬底上的栅极介电层，位于所述栅极介电层上的栅极，以及位于所述衬底内的源/漏极；

位于所述栅极上方的第一金属线、第二金属线和第三金属线，所述第一金属线、所述第二金属线和所述第三金属线位于同一层并相互绝缘地间隔设置；

位于所述第一金属线、所述第二金属线和所述第三金属线上方的栅极焊盘、源/漏极焊盘以及衬底焊盘，所述栅极通过所述第一金属线连接至所述栅极焊盘，所述源/漏极通过所述第二金属线连接至所述源/漏极焊盘，所述衬底通过所述第三金属线连接至所述衬底焊盘。

示例性地，所述拾取区的数量为若干个并相间隔地围成至少一个包围所述晶体管的环形区域，相邻的所述拾取区之间电连接。

示例性地，所述环形区域为矩形区域，围成所述矩形区域的所述拾取区中，部分所述拾取区沿第一方向间隔地排列，另一部分所述拾取区沿第二方向间隔地排列，所述第二方向垂直于第一方向。

示例性地，所述拾取区排列成日字形，所述矩形区域的数量为两个，每个所述矩形区域设置有所述晶体管。

示例性地，所述栅极的数量为若干个，并沿所述第一方向间隔排列，所述第一金属线与所述栅极的端部电连接。

示例性地，还包括伪栅极，所述伪栅极位于沿所述第二方向间隔排列的拾取区上。

示例性地，所述第三金属线的数量为若干个，在所述第一方向上相邻的两个所述拾取区通过所述第三金属线电连接；