[发明专利]存储器结构及其制备方法、存储器的测试方法

说明书

本申请实施例公开了一种存储器结构及其制备方法，该存储器结构中，在CMOS芯片的正面形成有第一金属图案层。其中，存储器结构中的至少部分导电凸块、所述TAC、所述第一通孔、所述第二通孔以及所述第一金属图案层上的金属图案之间形成电连接，从而使多个TAC通过所述导电凸块、第一通孔和第二通孔以及第一金属图案层上的金属图案按照特定方式连接形成测试TAC性能的测试结构。通过对该测试TAC性能的测试结构的测试，能够实现对TAC性能的测试。基于此，本申请实施例还公开了一种存储器结构的测试方法。

技术领域

本申请涉及存储器技术领域，尤其涉及一种存储器结构及其制备方法，此外本申请还涉及一种存储器的测试方法。

背景技术

3D NAND存储器是革新性的半导体存储技术，通过增加存储叠层而非缩小器件二维尺寸实现存储密度增长，从而拓宽了存储技术的发展空间。

目前，3D NAND存储器的一种结构为存储阵列芯片和CMOS芯片上下层叠形成。为了减少器件尺寸，通常在存储阵列芯片的存储阵列区域形成有穿过存储区域的连接TAC(through array contact)。电源和外围信号都需要通过TAC供到存储阵列芯片上。

因此，TAC性能的好坏对3D NAND存储器的性能有着重要的影响，所以，在3D NAND存储器封装之前，实现对TAC性能的测试至关重要。

发明内容

为了在3D NAND存储器封装之前，实现对TAC性能的测试，本申请提供了一种存储器构及其制备方法，此外，基于本申请提供的存储器结构，本申请还提供了一种存储器的测试方法。

为了达到上述发明目的，本申请采用了如下技术方案：

一种存储器结构，包括：

上下相对放置的存储阵列芯片和CMOS芯片，

其中，在所述存储阵列芯片的存储阵列区域形成有穿过所述存储阵列区域的连接TAC；

在所述存储阵列芯片的正面形成有第一介电层，所述第一介电层内形成有多个第一通孔；

在所述存储阵列芯片的背面形成有多个导电凸块；

所述CMOS芯片的正面依次层叠形成有第一金属图案层和第二介电层，所述第二介电层内形成有多个第二通孔；

所述第一介电层与所述第二介电层连接在一起；

其中，至少部分所述导电凸块、所述TAC、所述第一通孔、所述第二通孔以及所述第一金属图案层上的金属图案之间形成电连接，从而使多个TAC通过所述导电凸块、第一通孔和第二通孔以及第一金属图案层上的金属图案按照特定方式连接形成测试TAC性能的测试结构。

可选地，所述结构还包括：

形成在所述CMOS芯片正面和所述第一金属图案层之间的TAC测试电路，所述TAC测试电路与所述第一金属图案层之间形成电连接。

可选地，所述结构还包括形成于所述存储阵列芯片背面内的通过硅片通道即TSV，所述导电凸块与至少部分所述TAC之间通过所述TSV之间形成电连接。

可选地，所述测试TAC性能的测试结构包括多个串联连接的TAC。

可选地，所述测试TAC性能的测试结构包括n个TAC，所述多个TAC从所述测试TAC性能的结构的一端到另一端依次分别为第1个TAC，第2个TAC，直至第n个TAC，

其中，第奇数个TAC并联连接在一起，第偶数个TAC并联连接在一起，从而形成呈梳状结构的TAC测试结构；

其中，n为正整数。

一种存储器结构的制备方法，包括：