[发明专利]存储器及其制备方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种存储器及其制备方法。

背景技术

存储器包括用于存储数据的存储单元阵列，以及位于所述存储单元阵列外围的外围电路。其中，所述存储单元阵列由多个呈阵列排布的存储单元对构成，在所述存储单元对之间通常形成有一位线接触，所述位线接触与存储单元中的源区/漏区接触。

然而，目前的存储器中，位线接触与源区/漏区之间仍存在着较大的漏电流现象，进而对存储器的性能造成影响。此外，在存储器的制备过程中，存储单元阵列和外围电路由于其结构存在差异，因此，两者通常需在不同的工艺步骤中形成，这也必然导致工艺流程较为繁杂，并且制备成本较高。

发明内容

本发明的目的在于提供一种存储器的制备方法，以解决现有的存储器在其制备过程中，工艺制备繁杂、成本较高的问题。

本发明的又一目的在于提供一种存储器，以解决现有的存储器中存在较大漏电流的问题。

为解决上述技术问题，本发明提供一种存储器的制备方法，包括:

提供一半导体衬底，所述半导体衬底上定义有一用于形成位线接触的位线接触区；

在所述位线接触区的半导体衬底中形成一第一导电类型的掺杂区；以及，

在所述位线接触区的半导体衬底上形成一与所述掺杂区接触的位线接触，与所述掺杂区接触的位线接触中掺杂有第一导电类型的离子，所述掺杂区中的离子掺杂浓度小于所述位线接触中的离子掺杂浓度并往远离所述位线接触的方向梯度递减。

本发明提供的存储器的制备方法中，其位线接触中还掺杂有与掺杂区相同导电类型的导电离子，从而使所述位线接触与所述掺杂区之间形成一低漏电流的接触面，并且，所述掺杂区中的离子掺杂浓度小于所述位线接触中的离子掺杂浓度并往远离所述位线接触的方向梯度递减，进而可使位线接触和掺杂区之间构成一浓度梯度，进一步改善了存储器的漏电流现象。

附图说明

图1为本发明中的一种存储器的制备方法的流程示意图；

图2为本发明实施例一中的存储器的制备方法的流程示意图；

图3为本发明实施例一中的存储器在其执行步骤S100过程中的俯视图；

图4为本发明实施例一中的存储器在其制备存储隔离层时的流程示意图；

图5a‐图5b为图3所示的本发明实施例一中的存储器在其执行步骤S100过程中沿A‐A’方向的剖面示意图；

图6为本发明实施例一中的存储器在其执行步骤S200过程中的流程示意图；

图7a～图7c为本发明实施例一中的存储器在其执行步骤S200过程中的结构示意图；

图8为本发明实施例一中的存储器在其执行步骤S300过程中的流程示意图；

图9为本发明实施例一中的存储器在其执行步骤S300过程中的俯视图；

图10a‐1、图10a‐2、图10b‐图10e、图11a‐图11c、图12、图13a‐图13c和图14为图9所示的本发明实施例一中的存储器在其执行步骤S300过程中沿A‐A’方向的剖面示意图；

图15为本发明实施例二中的存储器的俯视图；

图16为图15所示的本发明实施例二中的存储器沿AA’方向的剖面示意图；

图17为本发明实施例三中的存储器的俯视图；

图18为图7所示的本发明实施例三中的存储器沿B‐B’方向的剖面示意图；

图19为图17所示的本发明实施例三中的存储器沿C‐C’方向的剖面示意图；

其中，附图标记如下：

10‐衬底；

100‐第一区域；100A‐位线接触区；

110‐存储单元有源区；110a/110b‐存储单元；

111‐存储闸极介电层；112‐存储闸极电极层；113‐存储隔离层；113d‐位线接触窗；114a‐离子注入工艺；114‐掺杂区；

120‐位线接触；

130‐字线；

140‐隔离结构；

200‐第二区域；200P‐PMOS有源区；200N‐NMOS有源区；

210‐外围电路有源区；

220‐外围晶体管闸极结构；211p/211n‐外围闸极介电层；222‐外围闸极电极层；

210p/210n‐离子注入工艺；230n/230n’‐阈值电压修正区；

240‐隔离结构；

250‐外围电路接触层；