[发明专利]具有自适应预充电策略的DRAM控制器

说明书

本公开的各实施例总体上涉及具有自适应预充电策略的DRAM控制器。具体地，动态随机访问存储器(DRAM)控制器包括存储器接口和处理器。该存储器接口被配置为与包括一个或多个存储器组的DRAM通信。该处理器被配置为接收输入/输出(I/O)命令，每个I/O命令寻址将在DRAM中被访问的相应存储器组和该存储器组内的相应行，进一步接收一个或多个指示，指示后续I/O命令将寻址与先前I/O命令同一存储器组中同一行的可能性，基于指示，自适应设置用于解激活DRAM的行的策略，以及根据该策略执行DRAM中的I/O命令。

相关申请的交叉引用

本申请要求2016年3月1日提交的美国临时专利申请62/301,908的权益，其公开内容通过引用并入于此。

技术领域

本公开总体上涉及存储器系统，并且具体地涉及用于控制动态随机访问存储器(DRAM)的方法和系统。

背景技术

动态随机访问存储器(DRAM)器件被广泛用于各种电子系统和应用。DRAM器件的一种流行系列是双倍数据速率同步动态随机访问存储器(DDR SDRAM)，经常被简称为DDR。已经开发了若干类型和代的DDR器件，例如，第三代DDR(DDR3)、第四代DDR(DDR4)和/或低功率DDR4(LPDDR4)。DDR4例如在2013年11月名称为“DDR4 SDRAM”的JEDEC标准JESD79-4A中进行规定，其通过引用并入于此。

上面的描述是作为对本领域中的相关技术的一般概述，并且其所包括的任何信息不应该被理解为承认构成针对本专利申请的现有技术。

发明内容

本文所述的实施例提供了一种动态随机访问存储器DRAM控制器包括存储器接口和处理器。该存储器接口被配置为与包括一个或多个存储器组的DRAM通信。该处理器被配置为接收输入/输出(I/O)命令，每个I/O命令寻址将在DRAM中被访问的相应存储器组和该存储器组内的相应行，进一步接收一个或多个指示，指示后续I/O命令将寻址与先前I/O命令同一存储器组中同一行的可能性，基于指示，自适应设置用于解激活DRAM的行的策略，以及根据该策略执行DRAM中的I/O命令。

在某些实施例中，处理器被配置为通过在执行之后将行自动解激活的第一类型的I/O命令与执行之后将行保持活动的第二类型的I/O命令之间选择，来自适应设置策略。在示例实施例中，第一类型的I/O命令执行自动行解激活，而第二类型的I/O命令不执行自动行解激活。

在某些实施例中，处理器被配置为通过响应于可能性的减少而增加对行解激活的比率，以及响应于可能性的增加而减少对行解激活的比率，来自适应设置策略。在一个实施例中，处理器被配置为通过当所述指示指示I/O命令具有随机访问模式时增加对行解激活的比率，以及当所述指示指示I/O命令具有顺序访问模式时减少对行解激活的比率，来自适应设置策略。在另一实施例中，处理器被配置为通过当所述指示指示I/O命令具有低于带宽阈值的带宽时增加对行解激活的比率，以及当所述指示指示I/O命令具有高于带宽阈值的带宽时减少对行解激活的比率，来自适应设置策略。

在某些实施例中，处理器被配置为通过基于所述指示设置自从在一行中执行I/O命令直到解激活该行的持续时间，来自适应设置策略。

另外，根据本文所述的实施例提供了一种用于控制包括一个或多个存储器组的动态随机访问存储器(DRAM)的方法。该方法包括接收输入/输出(I/O)命令，每个I/O命令寻址将在DRAM中被访问的相应存储器组和该存储器组内的相应行，并且进一步接收一个或多个指示，指示后续I/O命令将寻址与先前I/O命令同一存储器组中同一行的可能性。用于解激活DRAM的行的策略基于上述指示被自适应设置。I/O命令根据策略在DRAM中执行。