[发明专利]具有自适应预充电策略的DRAM控制器

权利要求书

1.一种动态随机访问存储器DRAM控制器，包括：

存储器接口，所述存储器接口被配置为与包括一个或多个存储器组的DRAM通信；以及

处理器，所述处理器被配置为：

接收输入/输出I/O命令，每个I/O命令寻址将在所述DRAM中被访问的相应存储器组和所述存储器组内的相应行；

进一步接收一个或多个指示，所述指示用于指示后续I/O命令将寻址与先前I/O命令同一存储器组中同一行的可能性；

基于所述指示，通过响应于所述可能性的减少而增加解激活所述DRAM的行的比率，以及响应于所述可能性的增加而减少解激活所述行的所述比率，来自适应设置用于解激活所述DRAM的所述行的策略；以及

根据所述策略执行所述DRAM中的所述I/O命令。

2.根据权利要求1所述的DRAM控制器，其中所述处理器被配置为通过在第一类型的所述I/O命令与第二类型的所述I/O命令之间选择来自适应设置所述策略，所述第一类型的所述I/O命令在执行之后自动解激活所述行，所述第二类型的所述I/O命令在所述执行之后保持所述行活动。

3.根据权利要求2所述的DRAM控制器，其中所述第一类型的所述I/O命令执行自动行解激活，而所述第二类型的所述I/O命令不执行自动行解激活。

4.根据权利要求1所述的DRAM控制器，其中所述处理器被配置为通过基于所述指示设置自从在一行中执行I/O命令直到解激活所述行的持续时间，来自适应设置所述策略。

5.根据权利要求1所述的DRAM控制器，其中所述处理器被配置为：

当所述指示指示所述I/O命令具有随机访问模式时增加解激活所述DRAM的行的所述比率，以及当所述指示指示所述I/O命令具有顺序访问模式时减少解激活所述行的所述比率。

6.根据权利要求1所述的DRAM控制器，其中所述处理器被配置为：

当所述指示指示所述I/O命令具有低于带宽阈值的带宽时增加解激活所述DRAM的行的所述比率，以及当所述指示指示所述I/O命令具有高于所述带宽阈值的带宽时减少解激活所述行的所述比率，来自适应设置用于解激活所述DRAM的所述行的策略。

7.一种用于控制包括一个或多个存储器组的动态随机访问存储器DRAM的方法，所述方法包括：

接收输入/输出I/O命令，每个I/O命令寻址将在所述DRAM中被访问的相应存储器组和所述存储器组内的相应行；

接收一个或多个指示，所述指示用于指示后续I/O命令将寻址与先前I/O命令同一存储器组中同一行的可能性；

基于所述指示，通过响应于所述可能性的减少而增加解激活所述DRAM的行的比率，以及响应于所述可能性的增加而减少解激活所述行的所述比率，来自适应设置用于解激活所述DRAM的所述行的策略；以及

根据所述策略执行所述DRAM中的所述I/O命令。

8.根据权利要求7所述的方法，其中根据所述策略执行I/O命令包括在执行之后自动解激活所述行的第一类型的所述I/O命令与在所述执行之后保持所述行活动的第二类型的所述I/O命令之间选择。

9.根据权利要求8所述的方法，其中所述第一类型的所述I/O命令执行自动行解激活，而所述第二类型的所述I/O命令不执行自动行解激活。

10.根据权利要求7所述的方法，其中自适应设置所述策略包括基于所述指示设置自从在一行中执行I/O命令直到解激活所述行的持续时间。

11.根据权利要求7所述的方法，其中自适应设置所述策略包括：

当所述指示指示所述I/O命令具有随机访问模式时增加解激活所述DRAM的行的所述比率，以及当所述指示指示所述I/O命令具有顺序访问模式时减少解激活所述行的所述比率。