[发明专利]半导体存储装置

说明书

本发明的实施方式提供一种能够防止非选择区块与选择区块被并行地选择的半导体存储装置。一实施方式的半导体存储装置具备：区块解码器，对第1配线输出第1信号，对第2配线输出第2信号；开关，一端被供给第1电压，另一端连接在所述第1配线，且栅极连接在所述第2配线；第1晶体管及第2晶体管，在所述第1配线中的所述区块解码器与所述开关的另一端之间的连接位置，将栅极连接在所述第1配线；第3晶体管及第4晶体管，将具有相互反转的逻辑电平的信号输入至各自的栅极；以及驱动器，经由所述第3晶体管与所述第1晶体管的一端连接，经由所述第4晶体管与所述第2晶体管的一端连接。

[相关申请]

本申请享有以日本专利申请2016-103372号(申请日：2016年5月24日)为基础申请的优先权。本申请是通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(Not And，与非)型闪存。

发明内容

本发明的实施方式提供一种能够防止非选择区块与选择区块被并行地选择的半导体存储装置。

实施方式的半导体存储装置具备区块解码器、开关、第1晶体管、第2晶体管、第3晶体管、第4晶体管及驱动器。所述区块解码器对第1配线输出第1信号，对第2配线输出第2信号。所述开关的一端被供给第1电压，另一端连接在所述第1配线，且栅极连接在所述第2配线。所述第1晶体管及所述第2晶体管在所述第1配线中的所述区块解码器与所述开关的另一端之间的连接位置，将栅极连接在所述第1配线。所述第3晶体管及所述第4晶体管将具有相互反转的逻辑电平的信号输入至各自的栅极。所述驱动器经由所述第3晶体管与所述第1晶体管的一端连接，经由所述第4晶体管与所述第2晶体管的一端连接。

附图说明

图1是用来说明第1实施方式的半导体存储装置的构成的框图。

图2是用来说明第1实施方式的半导体存储装置的存储器单元阵列的构成的电路图。

图3是用来说明第1实施方式的半导体存储装置的存储器单元阵列的构成的剖视图。

图4是用来说明第1实施方式的半导体存储装置的存储器单元阵列及行解码器的布局的俯视图。

图5是用来说明第1实施方式的半导体存储装置的区块解码器的构成的电路图。

图6是用来说明第1实施方式的半导体存储装置的传输开关群及接地晶体管的构成的电路图。

图7是用来说明第1实施方式的半导体存储装置的侧开关群的构成的电路图。

图8是用来说明相关技术的示意图。

图9是用来说明第1实施方式的半导体存储装置的效果的示意图。

图10是用来说明第1实施方式的半导体存储装置的效果的示意图。

图11是用来说明第2实施方式的半导体存储装置的存储器单元阵列及行解码器的布局的俯视图。

图12是用来说明第2实施方式的半导体存储装置的传输开关群及接地开关的电路图。

图13是用来说明第2实施方式的半导体存储装置所实现的效果的示意图。

图14是用来说明第1变化例的半导体存储装置的构成的框图。

图15是用来说明第1变化例的半导体存储装置的存储器单元阵列的构成的电路图。

图16是用来说明第1变化例的半导体存储装置的存储器单元阵列的构成的剖视图。

具体实施方式