[发明专利]移位寄存器及其驱动方法、栅极驱动电路

说明书

本发明提供一种移位寄存器及其驱动方法、栅极驱动电路，属于栅极驱动电路技术领域，其可至少部分解决现有的移位寄存器结构复杂，占用布线空间大的问题。本发明的移位寄存器包括：引出单元，其连接下拉节点、输入端、输出端，用于根据下拉节点的电平将输出端的信号引入输入端；输入单元，其用于根据输入端的信号控制上拉节点的电平；复位单元，其用于根据复位端的信号将定电平端的信号引入上拉节点；输出单元，其用于根据上拉节点的电平将时钟端的信号引入输出端；下拉控制单元，其用于根据控制端的信号和上拉节点的电平将定电平端的信号引入下拉节点；下拉单元，其用于根据下拉节点的电平将定电平端的信号引入上拉节点和输出端。

技术领域

本发明属于栅极驱动电路技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路。

背景技术

栅极驱动电路(GOA)是直接制作在阵列基板上的用于驱动栅线的电路，其由多个级联的移位寄存器构成。其中，为使实现100％的降噪，可通过控制端和相关晶体管在在保持阶段将高电平引入下拉节点，进而将定电平端的低电平信号引入输出端。

如图1所示，现有移位寄存器具有第一控制端VDD1和第二控制端VDD2，以及相应的第一下拉节点PD1和第二下拉节点PD2。其中，第一控制端VDD1和第二控制端VDD2轮流输入高电平(每次维持多个时钟周期)，从而使第一下拉节点PD1和第二下拉节点PD2轮流为高电平，以持续的将定电平端VSS的低电平信号引入输出端OUTPUT。这样，与每个控制端对应的晶体管都只在部分时间工作，而不会长时间处于偏压状态，可避免晶体管的失效，提高电路可靠性。

显然，以上移位寄存器通过设置两个控制端避免晶体管长时间工作，故其中也就必然要有“两套”用于降噪的晶体管，这导致其器件数量多，至少要15个晶体管(15T1C)，且占用的布线空间大，不利于实现窄边框(尤其是超窄边框)设计。

发明内容

本发明至少部分解决现有的移位寄存器结构复杂，占用布线空间大的问题，提供一种结构简单，占用布线空间小，易于实现超窄边框设计的移位寄存器及其驱动方法、栅极驱动电路。

解决本发明技术问题所采用的技术方案是一种移位寄存器，其包括：

存储电容，其第一极连接上拉节点，第二极连接输出端；

引出单元，其连接下拉节点、输入端、输出端，用于根据下拉节点的电平将输出端的信号引入输入端；

输入单元，其连接输入端和上拉节点，用于根据输入端的信号控制上拉节点的电平；

复位单元，其连接复位端、定电平端、上拉节点，用于根据复位端的信号将定电平端的信号引入上拉节点；

输出单元，其连接时钟端、输出端、上拉节点，用于根据上拉节点的电平将时钟端的信号引入输出端；

下拉控制单元，其连接控制端、上拉节点、定电平端、下拉节点，用于根据控制端的信号和上拉节点的电平将定电平端的信号引入下拉节点；

下拉单元，其连接下拉节点、上拉节点、输出端、定电平端，用于根据下拉节点的电平将定电平端的信号引入上拉节点和输出端。

优选的是，所述引出单元包括第十晶体管，其中，所述第十晶体管的栅极连接下拉节点，第一极连接输入端，第二极连接输出端。

进一步优选的是，所述输入单元包括第一晶体管，其中，所述第一晶体管的栅极连接输入端，第一极连接输入端，第二极连接上拉节点。

进一步优选的是，所述复位单元包括第二晶体管，其中，所述第二晶体管的栅极连接复位端，第一极连接上拉节点，第二极连接定电平端。

进一步优选的是，所述输出单元包括第三晶体管，其中，所述第三晶体管的栅极连接上拉节点，第一极连接时钟端，第二极连接输出端。