[发明专利]元件芯片及其制造方法

说明书

技术领域

本公开涉及元件芯片及其制造方法，尤其涉及抗弯强度优异的元件芯片的制造方法。

背景技术

如图5A以及图5B所示，元件芯片通过切割包含作为半导体层的第1层31和包含绝缘膜的第2层32的基板30来制造。基板30具备对基板30进行区划的分割区域R11和由分割区域R11划定的多个元件区域R12(图5A)。通过除去基板30的分割区域R11，从而基板30被切割，形成多个元件芯片130。专利文献1教导了利用激光L除去分割区域R11，从而切割基板30(图5B)。

现有技术文献

专利文献

专利文献1：JP特开2000-31115号公报

发明内容

在激光切割工序(图5B)中，通常通过热效应在被切割的元件芯片130的端面在基板30形成损伤区域DR。在损伤区域DR中，在结晶紊乱或多结晶的情况下，会发生晶粒的粗大化。因此，尤其是在第1层31的端面露出的损伤区域DR，易成为第1层31解理(劈開)的起点。因此，元件芯片130的抗弯强度容易降低。

本公开所涉及的发明的一方面涉及一种元件芯片的制造方法，包括：准备基板的工序、激光切割工序、激光切割工序之后的保护膜沉积工序和保护膜沉积工序之后的保护膜蚀刻工序。在准备基板的工序中，准备具备第1主面以及第2主面，并且具备作为半导体层的第1层和包含形成在第1层的第1主面侧的绝缘膜的第2层，并且具备多个元件区域和划定元件区域的分割区域的基板。在激光切割工序中，在用支承构件支承了第2主面的状态下，从所述第1主面侧对分割区域照射激光，从而将基板分割为具备元件区域的多个元件芯片，并且在元件芯片的端面形成损伤区域。在保护膜沉积工序中，使保护膜沉积在第1主面以及元件芯片的端面。在保护膜蚀刻工序中，通过将元件芯片暴露于等离子体而各向异性地蚀刻保护膜，从而除去沉积在第1主面的保护膜，并且使覆盖损伤区域的保护膜残留。

本公开所涉及的发明的另一方面涉及一种元件芯片，具备第1层和第2层，第1层是半导体层并且具备层叠面和层叠面的相反侧的面，第2层包含层叠在层叠面上的绝缘膜，元件芯片还具备：损伤区域，其形成在第1层以及第2层的端面；和保护膜，其形成在第1层以及第2层的端面并且被覆损伤区域。

发明效果

根据本公开所涉及的发明，因为用保护膜被覆会成为解理的起点的损伤区域，所以元件芯片的抗弯强度提高。

附图说明

图1A是表示本公开实施方式所涉及的制造方法的一个工序的剖视图。

图1B是表示同一制造方法的一个工序的剖视图。

图1C是表示同一制造方法的一个工序的剖视图。

图1D是表示同一制造方法的一个工序的剖视图。

图2是表示本公开的实施方式所涉及的元件芯片的剖视图。

图3A是表示本公开的实施方式所涉及的运输载体的俯视图。

图3B是同一运输载体的图3A的3B-3B剖视图。

图4是用剖面表示等离子体处理装置的概略构造的概念图。

图5A是表示现有元件芯片的制造方法的一个工序的剖视图。

图5B是表示同一制造方法的一个工序的剖视图。

符号说明

10：基板

10X：第1主面

10Y：第2主面

11：第1层

111：第1分割区域

111a：露出部

112：第1元件区域

112X：层叠面

112Y：层叠面相反侧的面

12：第2层

121：第2分割区域

122：第2元件区域

13：保护膜

110：元件芯片

20：运输载体

21：框架

21a：凹口

21b：切角

22：支承构件

22a：粘合面

22b：非粘合面

200：等离子体处理装置

203：真空腔

203a：气体导入口

203b：排气口

208：电介质构件

209：天线

210A：第1高频电源

210B：第2高频电源

211：载置台

212：工艺气体源

213：灰化气体源

214：减压机构

215：电极层

216：金属层

217：基台