[发明专利]时钟信号输入的差分相位调整

说明书

本发明涉及时钟信号输入的差分相位调整。差分时钟相位失衡可以在数模换器的输出产生不良杂散内容，或在模数转换器输出的频谱交织不良信号，或更一般地，在交错电路架构，取决于上升和下降沿差分输入时钟触发数模转换或模数转换。差分相位调整方法测量相位不平衡，并校正用于产生时钟信号的差分输入时钟信号，其驱动数模转换器或模数转换器。这种方法可以减少或消除这种相位不平衡，从而减少由于相位不平衡或差分时钟偏差的不利影响。

技术领域

本发明涉及集成电路的领域，特别是调整为输入时钟信号的差分相位。

背景技术

集成电路对于广泛的电子应用处理电信号。数据转换器是电子设备的重要组成部分，负责数字域和模拟域之间进行转换信号。然而，数据转换器内部电路或驱动数据转换器的电路是不完美的，结果，转化输出可不是完美的。该缺陷可导致不必要的噪音或杂散出现在输出，并降低数据转换器的性能。如果不删除或修正，噪音或杂散可影响信号链的其他部分。

发明内容

差分时钟相位失衡可以在数模换器的输出产生不良杂散内容，或在模数转换器输出的频谱交织不良信号，或更一般地，在交错电路架构，取决于上升和下降沿差分输入时钟触发数模转换或模数转换。差分相位调整方法测量相位不平衡，并校正用于产生时钟信号的差分输入时钟信号，其驱动数模转换器或模数转换器。这种方法可以减少或消除这种相位不平衡，从而减少由于相位不平衡或差分时钟偏差的不利影响。

附图说明

为了提供对本公开内容和优点和特征的更完整的理解，结合附图参考如下说明书，其中，相同的标号代表相同的部件：

图1示出了根据本公开的一些实施例，在信号出现的相位失衡；

图2示出10G样本/s的双倍数据速率的数模转换器的示例性理想输出频谱；

图3示出具有100飞秒时序偏斜的10G样本/s的双倍数据速率的数模转换器的示例性输出频谱；

图4示出根据本公开的一些实施例的差分时钟相位调整电路；

图5示出根据本公开的一些实施例，具有差分时钟相位调节电路的双数据率的数模转换器；

图6示出根据本公开的一些实施例，具有差分时钟相位调整电路的时间交织的模数转换器；

图7是示出根据本公开的一些实施例，差分时钟相位调整的方法的流程图，用于降低在数据转换器电路的输出的图像杂散；和

图8A-G示出根据本公开的一些实施例的可控阻抗块的可能电路实施方式。

具体实施方式

数据转换器的基础知识

数据转换器(其包括模数转换器(ADC)和数模转换器(DAC))都对于许多信号链是重要的。例如，ADC将模拟量转化为数字电路和处理器可进行数字处理的数字化语言。ADC经常用于信息处理、通信或数据传输、控制系统和仪器。ADC用于传输或存储数据或数字信号处理由数字电路和处理器的结果返回给模拟量使用。模数转换器可用于控制系统，显示系统，通信或数据传输，以及进一步模拟处理。ADC和DAC可伴有多种不同的性能指标。除了速度、分辨率、线性度等等，ADC和DAC可在输出出现的噪声、非线性和杂散音量有所不同。噪音、线性和杂散音调量可影响许多动态性能指标，诸如无杂散动态范围(SFDR)。

敏感于时钟信号的相位不平衡的数据转换器