[发明专利]用于非平面半导体器件架构的精密电阻器

说明书

本申请为分案申请，其原申请的申请日是2013年6月18日，申请号为201380042912.9，发明名称为“用于非平面半导体器件架构的精密电阻器”。

技术领域

本发明的实施例涉及半导体器件和处理领域，并且具体而言，涉及用于非平面半导体器件架构的精密电阻器。

背景技术

在过去的几十年里，集成电路中的特征的缩放已经是不断成长的半导体工业背后的驱动力。缩放到越来越小的特征使得能够增大半导体芯片的有效不动产上的功能单元的密度。例如，缩小晶体管尺寸允许芯片上包含的存储器或逻辑设备的数量增加，实现具有更大的容量的产品的制造。然而，对于越来越大容量的驱动并不是没有问题。对每个器件的性能进行最优化的必要性变得越发显著。

在集成电路器件的制造中，多栅极晶体管(例如三栅极晶体管)已经随着器件尺寸不断缩小而变得更普遍。在常规工艺中，通常在体硅衬底或绝缘体上硅衬底上制造三栅极晶体管。在一些实例中，由于体硅衬底的较低成本并且因为它们使能较不复杂的三栅极制造工艺，所以体硅衬底是优选的。在其它实例中，由于三栅极晶体管的改进的短沟道特性，绝缘体上硅衬底是优选的。

然而，缩放多栅极晶体管并非没有结果。由于减小了微电子电路的这些基本构建块的尺寸，并且由于增加了在给定区域中制造的基本构建块的绝对数量，因此已经增加了对在有源器件中包括无源特征的约束。

附图说明

图1A示出了根据本发明的实施例的用于非平面半导体器件架构的精密电阻器的顶角视图和截面视图。

图1B示出了根据本发明的另一个实施例的用于非平面半导体器件架构的精密电阻器的截面视图。

图2A-2K示出了根据本发明的实施例的表示在制造用于非平面半导体器件架构的精密电阻器的方法中的各种操作的截面视图。

图3A-3K示出了根据本发明的实施例的表示在制造用于非平面半导体器件架构的精密电阻器的另一种方法中的各种操作的截面视图。

图4A-4L示出了根据本发明的实施例的表示在制造用于非平面半导体器件架构的精密电阻器的另一种方法中的各种操作的截面视图。

图5A-5F示出了根据本发明的实施例的表示在制造用于非平面半导体器件架构的精密电阻器的另一种方法中的各种操作的截面视图。

图6A-6L示出了根据本发明的实施例的表示在制造用于非平面半导体器件架构的精密电阻器的另一种方法中的各种操作的截面视图。

图7是根据本发明的实施例的被提供用于展示目前所描述的精密电阻器相对于它们的钨沟槽对应物的变化的图表。

图8示出了根据本发明的一种实施方式的计算设备。

具体实施方式

描述了用于非平面半导体器件架构的精密电阻器。在以下描述中，阐述了大量的具体细节，例如具体集成和材料方案(regime)，以提供对本发明的实施例的深入理解。对本领域技术人员来说将显而易见的是，可以在没有这些具体细节的情况下实践本发明的实施例。在其它实例中，为了不非必要地使本发明的实施例难以理解，没有详细描述诸如集成电路设计布局之类的公知的特征。此外，应该理解的是，附图中所示的各种实施例是说明性的表示，并且未必是按比例绘制的。

栅极电极最初由金属(例如，铝)形成。然而，对于许多技术节点，金属氧化物半导体场效应晶体管(MOSFET)已经包括了由多晶硅制造的栅极电极，以便进行离子注入(例如，以定制对相同电路中的N型或P型的掺杂)和硅化(以减小接触电阻)。因此，与电路中的MOSFET相关联的电阻器也由多晶硅制造。所谓的“前栅极”工艺序列被普遍实践，以便进行多晶硅、等离子体蚀刻限定的栅极长度、轻掺杂的尖端区、电介质侧壁间隔件和自对准的源极/漏极(即，对准到栅极电极)的均厚沉积。

由于在最近的技术节点中MOSFET的尺寸继续缩小，所以多晶硅耗尽成为日益严重的问题。作为结果，栅极电极现在再次由金属形成。然而，栅极电极通常不再严格由铝形成。为了实现所需的功函数，栅极电极现在通常由过渡金属、过渡金属的合金或者过渡金属氮化物形成。然而，采用金属栅极也为替代的所谓“后栅极”工艺提供优点。后栅极工艺的一种实施方式涉及所谓的“替换栅极”工艺，其允许针对电路中的N-FET和P-FET使用不同的金属。当栅极电极的材料从多晶硅变回金属时，电阻器的材料也从多晶硅变回金属。不幸的是，金属电阻器通常受到高工艺变化性和不良温度系数的影响。因此，需要再次利用多晶硅来形成电阻器。然而，这种改变为工艺集成带来许多挑战，尤其是为诸如三栅极工艺架构之类的非平面架构带来许多挑战。