[发明专利]互连结构及其制造方法

说明书

一种互连结构，包括基底与导电图案。导电图案包括底部。导电图案的底部设置于基底上。导电图案在底部的两侧壁上各具有缺口。

技术领域

本发明是有关于一种导电结构及其制造方法，且特别是有关于一种互连结构及其制造方法。

背景技术

随着半导体产业的发展，当集成电路的集成度增加，芯片的表面无法提供足够的面积来制作所需的互连结构时，多层的互连结构设计便逐渐地成为许多集成电路所必须采用的设计方式。

随着半导体元件逐渐缩小，多层互连结构中的上层导电元件与其下方的下层导电元件的重叠裕度(overlay window)也会变小，因此容易发生对准偏差。当多层互连结构中的上层导电元件与其下方的下层导电元件发生对准偏差时，上层导电元件会暴露出其下方的下层导电元件。如此一来，相邻的两个上层导电元件会借由所暴露出的下层导电元件而产生桥接路径(bridging path)，进而产生电路桥接(circuit bridging)的缺陷。

发明内容

本发明提供一种互连结构及其制造方法，其可有效地防止产生电路桥接的缺陷。

本发明提出一种互连结构，包括基底与导电图案。导电图案包括底部。导电图案的底部设置于基底上。导电图案在底部的两侧壁上各具有缺口。

依照本发明的一实施例所述，在上述互连结构中，导电图案的最小宽度的位置例如是位于缺口处。

依照本发明的一实施例所述，在上述互连结构中，导电图案还包括中间部与顶部。中间部位于顶部与底部之间。导电图案的最大宽度的位置例如是位于中间部。

依照本发明的一实施例所述，在上述互连结构中，导电图案的最大宽度的位置例如是正斜率与负斜率的转变位置。

依照本发明的一实施例所述，在上述互连结构中，还包括第一阻障层。第一阻障层设置于导电图案与基底之间。第一阻障层的宽度可大于导电图案的最小宽度。

依照本发明的一实施例所述，在上述互连结构中，还包括第一阻障层。第一阻障层设置于导电图案与基底之间。缺口可位于导电图案与第一阻障层的界面。

依照本发明的一实施例所述，在上述互连结构中，还包括介电层。介电层设置于导电图案两侧的基底上。缺口可位于介电层与导电图案之间。

本发明提出一种互连结构的制造方法，包括下列步骤。提供基底。在基底上形成导电图案。导电图案包括底部。导电图案在底部的两侧壁上各具有缺口。

依照本发明的一实施例所述，在上述互连结构的制造方法中，导电图案的制造方法包括下列步骤。在基底上形成导电图案材料层。在导电图案材料层上形成图案化罩幕层。以图案化罩幕层为罩幕，对导电图案材料层进行第一蚀刻制程。第一蚀刻制程所使用的第一蚀刻气体包括氯气(Cl₂)与三氯化硼(BCl₃)。第一蚀刻制程中的三氯化硼的流量小于或等于氯气的流量。在进行第一蚀刻制程之后，以图案化罩幕层为罩幕，对导电图案材料层进行第二蚀刻制程。第二蚀刻制程所使用的第二蚀刻气体包括氯气与三氯化硼。第二蚀刻制程中的三氯化硼的流量大于氯气的流量。

依照本发明的一实施例所述，在上述互连结构的制造方法中，还包括在导电图案两侧的基底上形成介电层。缺口可位于介电层与导电图案之间。

基于上述，在本发明所提出的互连结构及其制造方法中，由于导电图案在底部的两侧壁上各具有缺口，因此可缩小导电图案的底部的关键尺寸(critical dimension，CD)，以提高导电图案与其下方的导电元件的重叠裕度，进而可防止产生电路桥接的缺陷。此外，由于导电图案在底部以外的其他部分具有较大的宽度，进而可保有较大的截面积，因此能够维持低阻值与低电阻电容延迟(RC delay)。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。