[发明专利]形成半导体元件图案的方法

说明书

本发明涉及一种形成半导体元件图案的方法，其步骤包含在一介电层的第一开口中填满第一自组装材料、相分离该第一自组装材料以形成第一部位以及围绕在该第一部位周围的第二部位、移除该第一部位并进行第一蚀刻步骤，以在一掩模层中形成第一掩模图案、在该掩模层上形成一第二介电层并重复上述步骤，以在该掩模层中形成第二掩模图案，其中该第二掩模图案与该第一掩模图案排列成一共同掩模图案。

技术领域

本发明涉及一种形成半导体元件图案的方法有关，特别是涉及一种使用自组装(self-assembling)制作工艺来形成半导体元件图案的方法。

背景技术

近年来，由于电子元件的尺寸微缩以及半导体元件的集成度不断增加，业界对于使用光刻工艺来形成纳米尺寸的图案的需求越来越高。然而现有的光刻工艺在制作纳米尺寸的微细图形时，特别是小于20纳米的纳米尺寸微细图形，会因为其波长分辨率极限的关系而遇到瓶颈。故此，业界正在开发多种以新原理为基础的纳米尺寸微细图形的制作方法，其中的一种即是采用自组装(self-assembling)纳米结构。

自组装材料是一种聚合物，其可进行自组装作用而形成纳米结构。自组装材料的分子结构在化学上含有不同的聚合体，其经由共价键彼此连接。这些聚合体可以自组装形成多种重复的纳米结构，如球体、圆柱体或片板等，以周期5至50纳米的方式整齐排列。这类纳米结构的尺寸与性质可以通过改变其单体种类、各种单体的比例、以及聚合物中的分子比重等方式来加以控制。此外，这些聚合体还可以形成长距序化的纳米结构。由于这类聚合体的纳米结构可作为易于移除的样板，这样的特性让它在信息科技、生物科技、以及环境科技领域中制作多种次世代元件的微细图案的应用上具有相当的吸引力。

发明内容

本发明即是提出了一种非传统光刻方式、以自组装材料为基础来形成半导体元件图案的方法，其优点与创造性在于可在单位布局面积下制作出排列密度大、均匀一致、且直径小于目前光刻分辨率的元件结构，如存储单元等，其不需使用先进昂贵的光刻机台或增加额外复杂繁琐的制作工艺步骤。

本发明的其中一目的在于提供一种创新的半导体元件图案的形成方法，其步骤包含在一介电层的第一开口中填满第一自组装材料、相分离该第一自组装材料以形成第一部位以及围绕在该第一部位周围的第二部位、移除该第一部位并进行第一蚀刻步骤，以在一掩模层中形成第一掩模图案、在该掩模层上形成一第二介电层并重复上述步骤，以在该掩模层中形成第二掩模图案，其中该第二掩模图案与该第一掩模图案排列成一共同掩模图案。

本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的优选实施例细节说明后将变得更为显见。

附图说明

图1至图9为本发明半导体元件图案形成方法的截面示意图，其描绘出了方法中的各个步骤流程；

图10～图12为本发明半导体元件图案形成方法在不同阶段时掩模层中的掩模图案的顶示意图；

图13为使用根据本发明概念所形成的图案所制作出的一半导体存储装置的顶示意图；以及

图14为分别以图13中的截线I-I’与截线II-II’所做出的半导体存储装置的截面示意图；

主要元件符号说明

10 基底

20 目标层

30 掩模层

30a 第一掩模图案

30b 第二掩模图案

30c 共同掩模图案

40,42 介电层

40a,42a 开口

50,52 刷层