[发明专利]位准移位电路及整合电路

说明书

本发明实施例提供一种位准移位电路与使用此位准移位电路的整合电路。相对于传统位准移位电路，此位准移位电路还具有另一对PMOS晶体管与另一对NMOS晶体管，其中另一对PMOS晶体管连接一对PMOS晶体管，且另一对NMOS晶体管连接一对NMOS晶体管。位准移位电路中的多个PMOS晶体管与多个NMOS晶体管可被保护，使得位准移位电路的使用寿命增加，以及使得位准移位电路的毁损机率降低。被打开的另一对NMOS晶体管可以操作于饱和区而非线性区，如此，可以增加位准移位电路的操作速度。

技术领域

本发明关于位准移位电路与使用此位准移位电路的整合电路，其中位准移位电路用以对输入电压的第一逻辑高位准进行位准移位以产生输出电压的第二逻辑高位准。

背景技术

在现今整合电路的设计中，逻辑核心与输入/输出单元可能通过不同电压来供应电能。举例来说，于通过0.13微米制程制造的整合电路中，逻辑核心通过1.2伏特的电压来供应电能，而输入/输出单元通过3.3伏特的电压来供应电能。因为逻辑核心的信号操作于第一电压范围(例如，0至1.2伏特)且输入/输出单元的信号操作于第二电压范围(例如，0至3.3伏特)，因此通常需要一个位准移位电路以确保在逻辑核心与输入/输出单元之间传递的信号能够位于正确的逻辑状态。

请参照图1，图1是传统位准移位电路的电路图。传统位准移位电路1包括一对N型金属氧化物半导体(NMOS)晶体管N1、N2与一对P型金属氧化物半导体(PMOS)晶体管P1、P2。输入电压IN_1与IN_2被输入至传统位准移位电路1，以及传统位准移位电路1根据输入电压IN_1与IN_2产生输出电压OUT_1与OUT_2，其中输入电压IN_2是输入电压IN_1的反向信号，以及输出电压OUT_2是输出电压OUT_1的反向信号。输入电压IN_1与IN_2的第一逻辑高位准不同于输出电压OUT_1与OUT_2的第二逻辑高位准。举例来说，输入电压IN_1与IN_2的第一逻辑高位准为1.2伏特且输出电压OUT_1与OUT_2的第二逻辑高位准为3.3伏特。换言之，传统位准移位电路1用以输入电压IN_1与IN_2的第一逻辑高位准进行位准移位以产生输出电压OUT_1与OUT_2的第二逻辑高位准。

传统位准移位电路1的电路结构说明如下。NMOS晶体管N1与N2的源极连接具有逻辑低位准的低电压，例如，接地电压GND。NMOS晶体管N1与N2的栅极分别接收输入电压IN_1与IN_2。PMOS晶体管P1的漏极连接NMOS晶体管N1的漏极与PMOS晶体管P2的栅极，且PMOS晶体管P2的漏极连接晶体管N2的漏极与PMOS晶体管P1的栅极。PMOS晶体管P1与P2的源极连接具有第二逻辑高位准的高电压，例如，系统电压VDD。PMOS晶体管P2的漏极用以传送输出电压OUT_1，以及PMOS晶体管P1的漏极用以传送输出电压OUT_2。

通过上述传统位准移位电路1的电路结构，于第一情况下的转态期间，当输入电压IN_1从逻辑低位准往第一逻辑高位准变化以及输入电压IN_2从第一逻辑高位准往逻辑低位准变化时，NMOS晶体管N1被打开，且NMOS晶体管N2被关闭。由于NMOS晶体管N1被打开，输出电压OUT_2从第二逻辑高位准(即，VDD)往接地电压GND被拉低，接着，在输出电压OUT_2已降低到系统电压VDD减去PMOS晶体管P2的门限电压VTP的位准时，PMOS晶体管P2被打开。由于PMOS晶体管P2被打开，输出电压OUT_1从接地电压GND(即，逻辑低位准)往具有第二逻辑高位准的系统电压VDD被推升，且在输出电压OUT_1已增加至系统电压VDD减去PMOS晶体管P1的门限电压VTP的位准(即，VDD-VTP)时，PMOS晶体管P1被关闭。于输出电压OUT_1等于系统电压VDD且输出电压OUT_2等于接地电压GND后，转态期间结束，且稳态期间开始。