[发明专利]位准移位电路及整合电路

权利要求书

1.一种位准移位电路，包括：

位准移位单元，所述位准移位单元包括：

一第一NMOS晶体管，具有接收一第一输入电压的一栅极、连接至一第一逻辑低位准的一源极与一漏极；

一第二NMOS晶体管，具有接收一第二输入电压的一栅极、连接至所述第一逻辑低位准的一源极与一漏极，其中所述第二输入电压为所述第一输入电压的一反向信号；

一第三NMOS晶体管，具有连接至一第一逻辑高位准的一栅极、连接至所述第一NMOS晶体管的漏极的一源极与一漏极；

一第四NMOS晶体管，具有连接至所述第一逻辑高位准的一栅极、连接至所述第二NMOS晶体管的漏极的一源极与一漏极；

一第一PMOS晶体管，具有一栅极、连接至一第二逻辑高位准的一源极与一漏极；

一第二PMOS晶体管，具有一栅极、连接至所述第二逻辑高位准的一源极与一漏极，其中所述第二PMOS晶体管的漏极连接至所述第一PMOS晶体管的栅极，并用以传送一第一输出电压，所述第一PMOS晶体管的漏极连接至所述第二PMOS晶体管的栅极，并用以传送一第二输出电压，且所述第二输出电压为所述第一输出电压的一反向信号；

一第三PMOS晶体管，具有用以接收所述第二输入电压的一栅极、连接至所述第一PMOS晶体管的漏极的一源极与连接至所述第三NMOS晶体管的漏极的一漏极；

一第四PMOS晶体管，具有用以接收所述第一输入电压的一栅极、连接至所述第二PMOS晶体管的漏极的一源极与连接至所述第四NMOS晶体管的漏极的一漏极；

其中，所述位准移位单元用于对所述第一输入电压和第二输入电压的第一逻辑高位准进行位准移位，以产生所述第一输出电压和第二输出电压的第二逻辑高位准，

并且其中，所述位准移位电路还包括：

输出级缓冲电路，所述输出级缓冲电路包括：

一第五PMOS晶体管，具有接收逻辑高位准已经被位准移位的所述第二输出电压的一栅极、连接至所述第二逻辑高位准的一源极与用以传送作为整个所述位准移位电路的输出电压的一第三输出电压的一漏极；

一第五NMOS晶体管，具有用以接收所述第二输入电压的一栅极、连接至所述第一逻辑低位准的一源极与一漏极；以及

一第六PMOS晶体管，具有一栅极、连接至所述第五PMOS晶体管的漏极的一源极与连接至所述第六PMOS晶体管的栅极与所述第五NMOS晶体管的漏极的一漏极。

2.如权利要求1所述的位准移位电路，还包括：

一输出电容，具有分别连接至所述第五PMOS晶体管的漏极与所述第一逻辑低位准的两端。

3.如权利要求1所述的位准移位电路，其中所述第一至第六PMOS晶体管的多个本体端连接至第二逻辑高位准，以及所述第一至第五NMOS晶体管的多个本体端连接至第一逻辑低位准。

4.如权利要求1所述的位准移位电路，其中所述第三NMOS晶体管与所述第四NMOS晶体管操作于一饱和区，以及所述第三PMOS晶体管与第四PMOS晶体管的一者操作于所述饱和区。

5.如权利要求1所述的位准移位电路，其中于一第一情况下的一稳态期间，当第一输入电压已从第一逻辑低位准变化至第一逻辑高位准且第二输入电压已从第一逻辑高位准变化至第一逻辑低位准时，所述第一PMOS晶体管、所述第二NMOS晶体管与所述第五NMOS晶体管被关闭，所述第一NMOS晶体管、所述第三NMOS晶体管、所述第四NMOS晶体管与所述第二至第六PMOS晶体管被打开，如此一来，所述第一输出电压与所述第三输出电压等于所述第二逻辑高位准，以及所述第二输出电压等于所述第三PMOS晶体管的一门限电压。