[发明专利]半导体器件及其制造方法

说明书

一种用于形成局部互连的方法和结构，而不通过上面的金属层来路由局部互连。在一些实施例中，在至少一个器件的栅极堆叠件上方形成第一介电层并且在至少一个器件的接触金属层上方形成第二介电层。在各个实施例中，实施选择性蚀刻工艺以去除第二介电层并暴露接触金属层，而基本上不去除第一介电层。在一些实例中，在至少一个器件上方沉积金属通孔层。金属通孔层接触接触金属层并提供局部互连结构。在一些实施例中，形成位于局部互连结构上面的多层级互连网络。本发明的实施例还涉及半导体器件及其制造方法。

技术领域

本发明的实施例涉及半导体器件及其制造方法。

背景技术

电子产业已经经历了对更小和更快的电子器件的不断增长的需求，更小和更快的电子器件能够同时支持更多的日益复杂和精致的功能。因此，半导体产业中的持续趋势是制造低成本、高性能和低功耗的集成电路(IC)。到目前为止，已经通过按比例缩小半导体IC尺寸(如，最小部件尺寸)在很大程度上实现了这些目标，并且因此改进了生产效率并且降低了相关成本。然而，这种按比例缩小还产生了半导体制造工艺的增加的复杂度。因此，实现半导体IC和器件的持续的进步需要半导体制造工艺和技术中的类似的进步。

特别地，后段制程(BEOL)制造工艺对于先进的IC制造提出了特别困难的挑战。例如，BEOL制造包括由金属引线的多层级网络构成的互连结构。可以通过这种互连结构连接多个IC电路和/或器件中的任何一个。然而，在各个实例中，互连性能随着尺寸缩放而降低。例如，电阻(R)随着尺寸变小而增加，并且电容(C)随着互连件密度的增加而增加，这两者都增加了RC延迟。在一些情况下，正在研究用于制造互连件的不同材料和/或工艺。在其他实例中，越来越多数量的金属层用作多层级互连网络的一部分，以提供额外的互连路由路径并潜在地减小R(例如，通过增加互连件尺寸)和/或减小C(例如，通过降低互连件密度)。然而，增加金属层的数量将总是增加总互连长度，这还可能降低器件性能。此外，金属层的添加将导致成本增加(例如，额外的光掩模、设计时间等)。

因此，还没有证明现有技术在所有方面都完全令人满意。

发明内容

本发明的实施例提供了一种制造半导体器件的方法，包括：在至少一个器件的栅极堆叠件上方形成第一介电层并且在所述至少一个器件的接触金属层上方形成第二介电层；实施选择性蚀刻工艺以去除所述第二介电层并暴露所述接触金属层，而不去除所述第一介电层；在所述至少一个器件上方形成金属通孔层，其中，所述金属通孔层接触所述接触金属层，并且其中，所述金属通孔层提供局部互连结构；以及在所述局部互连结构上面形成多层级互连网络。

本发明的另一实施例提供了一种制造半导体器件的方法，包括：提供包括栅极堆叠件的器件，所述栅极堆叠件具有形成在所述栅极堆叠件上的第一介电层，其中，在所述栅极堆叠件的任一侧上形成源极和漏极，其中，在所述源极和所述漏极上方设置接触金属层，并且其中，在所述接触金属层上方形成第二介电层；在所述器件上方形成第三介电层，并且对所述第三介电层实施第一蚀刻工艺以将槽限定在所述第三介电层内；实施第二蚀刻工艺以去除所述第二介电层并且形成开口，所述开口暴露位于所述源极和所述漏极的每个上方的所述接触金属层；以及在所述器件上方并且在所述槽和所述开口的每个内沉积导电层，其中，所述导电层接触位于所述源极和所述漏极中的每个上方的所述接触金属层。

本发明的又一实施例提供了一种半导体器件，包括：衬底，包括具有栅极堆叠件和形成在所述栅极堆叠件的任一侧上的源极/漏极区的器件；第一介电层和接触金属，所述第一介电层形成在所述栅极堆叠件上方，所述接触金属形成在所述源极/漏极区上方；第三介电层，形成在所述器件上方，其中，所述第三介电层包括限定在所述第三介电层中的槽；金属通孔层，设置在所述器件上方，其中，所述金属通孔层接触位于所述源极/漏极区两者上方的所述接触金属，提供所述源极/漏极区之间的局部互连，并且其中，所述金属通孔层通过所述第一介电层与所述栅极堆叠件分离；以及多层级互连网络，设置在所述金属通孔层上方，其中，第四介电层插入在所述金属通孔层和所述多层级互连网络之间。

附图说明