[发明专利]元件芯片的制造方法以及元件芯片

说明书

本发明提供一种元件芯片的制造方法以及元件芯片，能够抑制安装过程中的导电性材料的爬升。在对具有多个元件区域的基板(1)进行分割而制造多个元件芯片(10)的元件芯片的制造方法中使用的等离子体处理工序中，将基板暴露于第一等离子体，从而将基板分割为元件芯片(10)。而且，成为具备第一面(10a)、第二面(10b)以及形成有多个凸部的侧面(10c)的元件芯片(10)彼此隔开间隔保持在载体(4)上的状态。通过将元件芯片(10)暴露于第二等离子体，从而在元件芯片(10)的侧面(10c)形成保护膜(12c)，在形成该保护膜时，通过保护膜(12c)至少被覆形成在侧面(10c)的凸部，抑制安装过程中导电性材料向侧面(10c)爬升。

技术领域

本公开涉及将具有多个元件区域的基板按每个元件区域进行分割来制造元件芯片的元件芯片的制造方法以及元件芯片。

背景技术

半导体元件等元件芯片通过将具有多个元件区域的晶片状的基板分割为单片而进行制造(例如，参照专利文献1)。在该专利文献所示的现有技术中，首先，以形成有电路的晶片的表面粘附于背面研磨胶带的状态对晶片的背面进行研磨，进而通过蚀刻将晶片薄化。然后，在相当于元件区域的部分形成抗蚀剂层而进行遮盖，并实施等离子体蚀刻，从而将晶片分离为单片的半导体元件。

现有技术文献

专利文献

专利文献1：日本特开2002-93752号公报

发明内容

像上述那样从晶片状的基板切出的单片状的元件芯片除了实施封装而用作器件装置以外，有时以WLCSP(Wafer Level Chip Size Package：晶片级芯片尺寸封装)等元件芯片的形态直接被送往电子部件安装工序。在这种情况下，元件芯片以使电路形成面与接合用的焊糊、银膏等导电性材料直接接触的方式进行安装。

本公开的目的在于，提供一种能够抑制安装过程中的导电性材料的爬升的元件芯片的制造方法。

本公开的元件芯片的制造方法是将具备具有用分割区域划分的多个元件区域的第一面和第一面的相反侧的第二面的基板在分割区域进行分割来形成多个元件芯片的元件芯片的制造方法，具有以下的特征。该元件芯片的制造方法包括准备工序和在准备工序之后进行的等离子体处理工序。准备工序是准备基板的工序，基板的第一面侧被载体支承，并且基板形成有耐蚀刻层，使得覆盖与元件区域对置的第二面的区域且使与分割区域对置的第二面的区域露出。等离子体处理工序是对被载体支承的基板实施等离子体处理的工序，包括分割工序和在分割工序之后进行的保护膜形成工序。在分割工序中，将第二面暴露于第一等离子体，从而将未被耐蚀刻层覆盖的区域的基板在该基板的深度方向上蚀刻至到达第一面而将基板分割为元件芯片。而且，成为具备第一面、第二面、以及连结第一面和第二面并且形成有多个凸部的侧面的元件芯片彼此隔开间隔保持在载体上的状态。在保护膜形成工序中，在彼此隔开间隔保持在载体上的状态下，将元件芯片暴露于第二等离子体，从而在元件芯片的侧面形成保护膜。在保护膜形成工序中，保护膜至少对凸部进行被覆。

本公开的元件芯片的制造方法是将具备具有用分割区域划分的多个元件区域的第一面和第一面的相反侧的第二面的基板在分割区域进行分割来形成多个元件芯片的元件芯片的制造方法，具有以下的特征。元件芯片的制造方法包括准备工序和在准备工序之后进行的等离子体处理工序。准备工序是准备基板的工序，基板的第二面侧被载体支承，并且基板形成有耐蚀刻层，使得覆盖元件区域且使分割区域露出。等离子体处理工序是对被载体支承的基板实施等离子体处理的工序，包括分割工序和在分割工序之后进行的保护膜形成工序。在分割工序中，将第一面暴露于第一等离子体，从而将未被耐蚀刻层覆盖的区域的基板在该基板的深度方向上蚀刻至到达第二面而将基板分割为元件芯片。而且，成为具备第一面、第二面、以及连结第一面和第二面并且形成有多个凸部的侧面的元件芯片彼此隔开间隔保持在载体上的状态。保护膜形成工序在分割工序之后，在彼此隔开间隔保持在载体上的状态下，将元件芯片暴露于第二等离子体，从而在元件芯片的侧面形成保护膜。在保护膜形成工序中，保护膜至少对凸部进行被覆。