[发明专利]一种具有高性能的半导体器件及制造方法

说明书

【技术领域】

本发明涉及半导体器件领域，尤其涉及一种高性能的半导体器件及制造方法。

【背景技术】

半导体器件(semiconductor device)通常，这些半导体材料是硅、锗、砷化镓或具有宽禁带的半导体材料，如碳化硅、氮化镓，可用作整流器、振荡器、发光器、放大器、测光器等。与传统的硅材料相比，碳化硅材料具有禁带宽度大、电子迁移率高、热导率大及击穿电场高的特点，碳化硅材料目前已应用到电力电子半导体器件，且将是未来的发展方向。其中，具有广泛应用的碳化硅二极管分为肖特基二极管和PN结二极管。由于PN结二极管开启电压高，不利于降低器件的通态损耗，因此目前市场上商品化碳化硅二极管最高电压到1700V，且都是肖特基二极管。肖特基二极管具有开启电压低的特点，但是其缺点是在器件承受耐压时，随着反向电压的增加，由于肖特基受电场的影响，导致反向漏电流急剧增大。

以结型势垒肖特基二极管中碳化硅JBS器件为例，碳化硅JBS器件既有肖特基二极管低导通电压大电流特性又具有PIN二极管高击穿电压特性在碳化硅功率器件中应用广泛。但是碳化硅JBS器件仍存在肖特基接触面积和欧姆接触面积相互制约的问题，增大肖特基接触面积，势必会进一步降低器件正向压降提升器件电流特性。器件承受反向耐压时，随着反向电压的增大，肖特基接触处电场强度增加，肖特基的反向漏电将随着肖特基处的电场增大而增大。因此，肖特基面积越大，在器件承受反向耐压时，相同的反向电压下，器件漏电流越大。

【发明内容】

本发明为了解决缓解正向电流特性和反向漏电特性不可同向改善的矛盾提供一种高性能的半导体器件及制造方法。

为解决上述技术问题，本发明采用以下技术方案：

一种高性能的半导体器件，所述半导体器件包括结型势垒肖特基二极管，所述结型势垒肖特基二极管的远离表面区域的P型杂质区域向下、向外扩张至N型外延层区使形成的PN结与同等注入宽度、同等掺杂高度的P型杂质区域形成的PN结相比增大，从而降低所述肖特基二极管的反向电场强度。

优选地，所述远离表面区域的P型杂质区域增大后的底部截面形状为曲面，用于优化所述肖特基二极管的反向击穿电压。

优选地，所述结型势垒肖特基二极管是硅二极管或氮化镓二极管。

优选地，所述结型势垒肖特基二极管是碳化硅二极管，所述碳化硅二极管正面由上至下的包括肖特基电极、欧姆电极、面积增大的P型杂质区、N型外延层区、N型衬底区,背面包括背面电极。

优选地，所述肖特基电极为钛、镍金属；所述欧姆电极是镍或铝多层金属；所述P型杂质区是铝或硼的掺杂区；N型外延层和N型衬底区为氮掺杂区；背面金属电极为钛、镍或银的多层金属层。

一种制备以上所述的高性能的半导体器件的方法，包括以下步骤：

S1：在半导体表面形成沟槽；

S2：在器件表面形成二氧化硅掩蔽层并刻蚀器件沟槽底部二氧化硅，使沟槽底部器件表面露出；

S3：使用反应离子刻蚀法进行器件刻蚀，加深沟槽深度，使所述P杂质区域面积向下扩张；

S4：将具有倾斜角度的离子注入沟槽底部，对沟槽底部进行多次注入掺杂，使所述P杂质区域面积向外扩张；

S5：刻蚀掉沟槽侧壁及表面的二氧化硅层，进行P杂质区淀积，填充沟槽区；再将淀积的P杂质区进行研磨，磨至N杂质区；

S6：进行多层欧姆接触金属的淀积和肖特基金属电极的淀积；用蒸发或溅射方式形成背面金属接触。

优选地，S1中所述沟槽的深度为0.2μm～0.5μm，宽度为1μm～4μm；S2中所述掩蔽层厚度为300nm～600nm；S3中所述加深后的沟槽深度为0.8μm～4μm。

优选地，S4中所述倾斜角度与所述掩蔽层厚度T、所述沟槽宽度W和所述加深后的沟槽深度L有关，其倾斜角度所述倾斜角度为粒子注入入射方向和晶圆表面垂线的夹角。

优选地，S4中所述离子注入的能量为60keV～350keV，离子注入完成后在1600°～1670°的温度下退火。

优选地，S5中所述填充沟槽去的掺杂浓度为5e18～2e19/cm2。