[发明专利]减小的接触电阻的自对准接触金属化

说明书

本发明涉及减小的接触电阻的自对准接触金属化。公开了用于形成低接触电阻晶体管设备的技术。P型锗层设置在p型源极/漏极区和它们相应的接触金属之间，且n型III‑V半导体材料层设置在n型源极/漏极区和它们相应的接触金属之间。n型III‑V半导体材料层可具有小带隙(例如0.5eV)和/或否则被掺杂以提供期望导电性，且p型锗层可被掺杂有例如硼。在III‑V材料沉积在n型源极/漏极区和锗覆盖的p型源极/漏极区之上之后，回蚀工艺可被执行来利用在n型和p型区之间的高度差以使接触类型自对准并暴露在n型区之上的的p型锗并使在n型区之上的n型III‑V材料变薄。所述技术可在平面和非平面晶体管架构上使用。

本申请为分案申请，其原申请是于2014年6月20日(国际申请日为2011年12月20日)向中国专利局提交的专利申请，申请号为201180075772.6，发明名称为“减小的接触电阻的自对准接触金属化”。

背景技术

包括晶体管、二极管、电阻器、电容器和在半导体衬底上形成的其它无源和有源电子设备的电路设备的增加的性能一般是在那些设备的设计、制造和操作期间考虑的主要因素。例如，在金属氧化物半导体(MOS)晶体管半导体设备(例如在互补金属氧化物半导体(CMOS)中使用的那些半导体设备)的设计和制造或形成期间，常常希望最小化与否则被称为外部电阻Rext的接触部相关联的寄生电阻。降低的Rext从同样的晶体管设计实现较高的电流。

附图说明

图1A是根据本发明的实施例的用于形成具有低接触电阻的晶体管结构的方法。

图1B是根据本发明的另一实施例的用于形成具有低接触电阻的晶体管结构的方法。

图2A到2I示出根据本发明的实施例的当执行图1A的方法时形成的结构。

图3A到3C示出根据本发明的实施例的当执行图1B的方法时形成的可选结构。

图4A-E各示出根据本发明的一个实施例配置的非平面晶体管架构的透视图。

图5示出根据本发明的示例性实施例的使用一个或多个晶体管结构实现的计算系统。

如将认识到的，附图不一定按比例绘制或用来将所主张的发明限制到所示的特定配置。例如，虽然一些附图通常指示直线、直角和平滑表面，但鉴于所使用的处理设备和技术的实际限制，晶体管结构的实际实现方式可能具有不太完美的直线、直角，且一些特征可具有表面拓扑或否则是不平滑的。简言之，附图仅被提供来显示示例性结构。

具体实施方式

公开了用于形成具有相对于常规设备减小的寄生接触电阻的晶体管设备的技术。在一些示例性实施例中，MOS结构被配置成使得p-MOS源极/漏极区在接触沟槽形成之前或之后覆盖有p型锗，且n型III-V半导体材料层设置在n-MOS区和锗覆盖的p-MOS区之上。因此，覆盖有p型锗的p-MOS源极/漏极区比n-MOS硅源极/漏极区相对更高。回蚀工艺可接着被执行来利用在n型和p型区之间的源极/漏极高度差以使接触类型自对准以暴露在n-MOS区之上的III-V材料和在p-MOS区之上的锗。技术还可包括跟随有锗/III-V化合物形成退火的接触电阻减小金属沉积和然后跟随有抛光以去除过量金属从而隔离每个接触沟槽与相邻的接触沟槽的金属接触插塞的沉积。

总体概述

如前面解释的，可通过减小设备电阻来实现晶体管中的增加的驱动电流。接触电阻是设备的总电阻的一个构成部分。一般晶体管接触叠层包括例如硅或硅锗(SiGe)源极/漏极层、硅化物/锗化物层、氮化钛粘附层和钨接触部/插塞。例如镍、铂、钛、钴等金属的硅化物和锗化物可在钨插塞沉积之前形成在源极-漏极区上。在这样的配置中，接触电阻相对高，且实际上被硅或SiGe价带对准限制到接触金属中的钉扎水平(pinning level)。通常，使用工业标准硅化物，例如镍(或其它适当的硅化物例如钛、钴、铝或铂)，这导致对于n型接触部大约0.5eV或更高的带未对准或对于p型接触部0.3eV或更高的带未对准和相应地高的电阻。