[发明专利]元件芯片的制造方法

说明书

本发明提供一种元件芯片的制造方法及元件芯片，能够抑制安装过程中的导电性材料的爬升。在分割具有多个元件区域的基板来制造多个元件芯片的元件芯片的制造方法中使用的等离子体处理工序中，通过将基板暴露于第一等离子体，从而将基板分割成元件芯片(10)。而且，形成为具备第一面(10a)、第二面(10b)及连结第一面(10a)和第二面(10b)的侧面(10c)的元件芯片(10)彼此隔开间隔地保持在载体(4)上的状态。通过将这些元件芯片(10)暴露于以氟化碳和氦气的混合气体为原料气体的第二等离子体中，从而仅在侧面(10c)形成覆盖元件芯片(10)的保护膜(12)，抑制安装过程中的导电性材料向侧面(10c)的爬升。

技术领域

本发明涉及将具有多个元件区域的基板按照每一元件区域进行分割来制造元件芯片的元件芯片的制造方法及元件芯片。

背景技术

半导体元件等元件芯片从具有多个元件区域的晶片状的基板分割成单片而制造(例如参照专利文献1)。在该专利文献所示的现有技术中，首先，在形成了电路的晶片的表面粘付在背面研磨胶带上的状态下对晶片的背面进行研磨，进而，通过蚀刻对晶片进行薄化。然后，在相当于元件区域的部分形成抗蚀剂层进行遮盖，通过实施等离子体蚀刻，将晶片分离为单片的半导体元件。

现有技术文献

专利文献

专利文献1：日本特开2002-93752号公报

发明内容

如上述那样，从晶片状的基板切出的单片状的元件芯片除被实施封装而作为器件装置使用外，有时会以WLCSP(Wafer Level Chip Size Package、晶片级芯片尺寸封装)等元件芯片的形态直接送至电子部件安装工序。在这种情况下，元件芯片以使电路形成面直接接触接合用的焊糊或银膏等导电性材料的形式安装。

本发明的目的在于提供一种能够抑制安装过程中的导电性材料的爬升的元件芯片的制造方法。

本发明的元件芯片的制造方法，将具备第一面和第一面的相反侧的第二面的基板在分割区域进行分割来制造多个元件芯片，第一面具有用分割区域划分的多个元件区域，元件芯片的制造方法具有以下特征。该元件芯片的制造方法包括：准备工序、以及准备工序之后进行的等离子体处理工序。准备工序，准备基板，基板的第一面侧被载体支承，并且基板形成有耐蚀刻层，使得覆盖与元件区域对置的第二面的区域且使与分割区域对置的第二面的区域露出。等离子体处理工序，对被载体支承的基板实施等离子体处理，包括：分割工序、和分割工序之后进行的保护膜形成工序。分割工序中，将第二面暴露于第一等离子体，从而将未被耐蚀刻层覆盖的区域的基板在该基板的深度方向上蚀刻至到达第一面而将基板分割为元件芯片。而且，成为具备第一面、第二面以及连结第一面和第二面的侧面的元件芯片彼此隔开间隔保持在载体上的状态。保护膜形成工序中，在彼此隔开间隔保持在载体上的状态下，将元件芯片暴露于供给保护膜形成用气体的同时而产生的第二等离子体，从而仅在元件芯片的侧面形成保护膜。

本发明的元件芯片的制造方法，将具备第一面和第一面的相反侧的第二面的基板在分割区域进行分割来制造多个元件芯片，第一面具有用分割区域划分的多个元件区域，元件芯片的制造方法具有以下特征。元件芯片的制造方法包括：准备工序、和准备工序之后进行的等离子体处理工序。准备工序，准备基板，基板的第二面侧被载体支承，并且基板形成有耐蚀刻层，使得覆盖元件区域且使分割区域露出。等离子体处理工序，对被载体支承的基板实施等离子体处理，包括：分割工序、和分割工序之后进行的保护膜形成工序。分割工序中，将第一面暴露于第一等离子体，从而将未被耐蚀刻层覆盖的区域的基板在该基板的深度方向上蚀刻至到达第二面而将基板分割为元件芯片。而且，成为具备第一面、第二面以及连结第一面和第二面的侧面的元件芯片彼此隔开间隔保持在载体上的状态。保护膜形成工序中，在彼此隔开间隔保持在载体上的状态下，将元件芯片暴露于供给保护膜形成用气体的同时而产生的第二等离子体，从而仅在元件芯片的侧面形成保护膜。