[发明专利]SCR静电保护器件及静电保护电路

说明书

本发明提供一种SCR静电保护器件及静电保护电路，所述SCR静电保护器件形成在绝缘层上的顶层半导体层的一个连续有源区中，具有围绕SCR的P掺杂区的两个N阱以及围绕SCR的N掺杂区的两个P阱，分别呈指状二极管结构，以形成SCR的寄生PNP三极管和寄生NPN三极管，且在邻近的N阱和P阱之间增加了邻接该N阱的额外的N掺杂区以及邻接该P阱的额外的P掺杂区，进而在该N阱和P阱之间制造了寄生的栅控二极管或PN结二极管，由此使得寄生PNP三极管的基极通过寄生的栅控二极管或PN结二极管连接到寄生NPN三极管的基极。本发明的SCR静电保护器件及静电保护电路，具有较低的SCR触发电压和较高的维持电压，能为SOI等工艺形成的集成电路提供静电保护。

技术领域

本发明涉及集成电路静电保护技术领域，尤其涉及一种SCR静电保护器件及静电保护电路。

背景技术

缘体上硅(Silicon-On-Insulator，SOI)是在顶层硅和背衬底之间引入了一层埋氧化层作为绝缘层，埋氧化层延伸于半导体元件的主动区下方。SOI技术带来许多结构上与物理特性上的改良，如SOI结构具有几近完美的次临界电压飘移(sub-threshold swing)、无闩锁(latch-up free)、低关闭状态漏电流(low off-state leakage)、低操作电压与高电流驱动能力等等。然而，SOI结构也带来更严重的静电放电(electrostatic discharge，ESD)的问题，特别是对于三维FinFET SOI工艺，其中鳍间距以及栅极间隔已经使得在平面区域中形成的正常ESD器件不能满足SOI结构的静电保护要求，这归结于SOI结构的埋入氧化层(绝缘层)的低热导性以及它的浮动本体效应(floating body effect)。

低压触发可控硅(low-voltage triggering silicon controlled rectifier，LVTSCR)广泛用于先进CMOS技术中的片上ESD保护。然而，在体硅CMOS中使用的ESD器件设计不能直接应用在SOI CMOS技术中，这是因为由于SOI结构的顶层硅和背衬底分离，因此直接形成的SCR(silicon controlled rectifier，可控硅)不具有直达背衬底的寄生晶体管，也没有在顶层硅中形成的横向器件。

因此，需要一种新的SCR静电保护器件及静电保护电路，能够适用于绝缘体上CMOS器件的静电保护。

发明内容

本发明的目的在于提供一种新的SCR静电保护器件及静电保护电路，能够适用于绝缘体上CMOS器件的静电保护。

为了实现上述目的，本发明提供一种SCR静电保护器件，形成于绝缘体上半导体结构中，所述绝缘体上半导体结构包括依次层叠的底层基底、绝缘埋层以及顶层半导体层，所述SCR静电保护器件形成于所述顶层半导体层的一个连续有源区中，包括依次横向排列并相互间隔设置的第一N阱、第二N阱、第一P阱、第二P阱；所述第一N阱和所述第二N阱之间设置有第一P型掺杂区，且所述第二N阱背向所述第一P型掺杂区的一侧邻接有第一N型掺杂区；所述第一P阱和所述第二P阱之间设置有第二N型掺杂区，且所述第一P阱背向所述第二N型掺杂区的一侧邻接有第二P型掺杂区；所述第一N型掺杂区和所述第二P型掺杂区直接相接，或者所述第一N型掺杂区依次邻接第三N型掺杂区、第三P型掺杂区以与所述第二P型掺杂区相接；所述第一N阱、所述第二N阱及所述第一P型掺杂区均连接至第一电极，所述第一P阱、所述第二P阱及所述第二N型掺杂区均连接至第二电极。

进一步的，所述绝缘埋层的材质为氧化物。

进一步的，所述顶层半导体层的材料为未掺杂的硅、掺杂的硅、未掺杂的锗或掺杂的锗。

进一步的，所述连续有源区被形成于所述顶层半导体层中的器件隔离结构包围。

进一步的，所述器件隔离结构为浅沟槽隔离结构。

进一步的，所述第一N阱和所述第二N阱完全相同，所述第一P阱和所述第二P阱完全相同。