[发明专利]一种硅的深沟槽形成方法和半导体结构

说明书

技术领域

本发明涉及半导体集成电路制造领域，特别涉及一种硅的深沟槽形成方法和半导体结构。

背景技术

半导体技术正持续朝向缩小外观尺寸的方向发展，持续缩小至65纳米、45纳米甚至更小。伴随着半导体制造技术的发展线宽越来越小，光刻图形线宽对芯片制造过程中的电性的影响也越来越明显。

当前硅的深沟在往更小更深的方向发展的过程中,光刻图形的小线宽可以通过光刻胶的厚度来调节，但是如果在减薄光刻胶厚度的基础上实现了小线宽光刻，后续刻蚀又会出现光刻胶的厚度无法满足保护被刻蚀物体的现象。在满足刻蚀保护所需光刻胶厚度的前提下，光刻图形的线宽却又无法向更小的尺寸发展。

发明内容

本发明提供了一种硅的深沟槽形成方法和半导体结构，解决以上所述技术问题。

本发明解决上述技术问题的技术方案如下：一种硅的深沟槽形成方法，包括以下步骤：

步骤1，在半导体硅晶片上沉积硬质掩膜层；

步骤2，对所述硬质掩膜层的预设区域进行刻蚀直到露出所述半导体硅晶片，在所述硬质掩膜层中形成至少一个纵切面为倒梯形的图形；

步骤3，以所述硬质掩膜层为掩膜刻蚀所述半导体硅晶片,在所述半导体硅晶片中与所述倒梯形图形对应位置形成深沟槽；

步骤4，去除所述硬质掩膜层，直至露出半导体硅晶片的上表面。

本发明的有益效果是：通过在半导体硅晶片上沉积硬质掩膜层，并在硬质掩膜层预设区域形成至少一个纵切面为倒梯形的图形，以所述纵切面为倒梯形图形的硬质掩膜层为掩膜，不仅可以实现光刻图形的小线宽而且可以有效的保护被刻蚀的半导体硅晶片，因此可以刻蚀出更小和更深的硅沟槽。

在上述技术方案的基础上，本发明还可以做如下改进。

进一步，步骤1中，所述硬质掩膜层为PETEOS薄膜或氮化硅薄膜。

采用上述进一步方案的有益效果是：采用PETEOS薄膜或者氮化硅薄膜可以实现小线宽的光刻图形，而且还具有很好的抗刻蚀能力，可以更好的保护被刻蚀的半导体硅晶片。

进一步，步骤1中，当所述硬质掩膜层为PETEOS薄膜时，采用等离子体增强化学气相沉积方法沉积所述PETEOS薄膜；或者当所述硬质掩膜层为氮化硅薄膜时，采用低压化学气相沉积方法沉积所述氮化硅薄膜。

采用上述进一步方案的有益效果是：等离子体增强化学气相沉积方法沉积PETEOS薄膜成本低，薄膜质量好，采用低压化学气相沉积方法生长的氮化硅密度高，不易被氢氟酸腐蚀，广泛应用于集成电路芯片工艺的硬质掩膜层。

进一步，步骤2中,采用干法刻蚀方法在所述硬质掩膜层中形成所述至少一个纵切面为倒梯形的图形。

进一步，步骤3中，采用干法刻蚀方法在所述半导体硅晶片中形成所述深沟槽。

采用上述进一步方案的有益效果是：干法刻蚀得到的图形精度高，不会出现湿法腐蚀产生的侧腐蚀，保证了图形的完整性。

进一步，所述倒梯形图形的底部宽度范围为35nm～100nm，所述倒梯形图形顶部宽度范围为125nm～200nm，所述倒梯形图形的高度范围为250nm～350nm。

采用上述进一步方案的有益效果是：以上述图形尺寸的硬质掩膜层作为掩膜能得到小且深的沟槽。

进一步，所述深沟槽的宽度范围为70nm～90nm，所述深沟槽的深度范围

为2000nm～2500nm。

采用上述进一步方案的有益效果是：更小和更深的硅沟槽工艺能应用于BSI(背照式CMOS传感器)产品，提高BSI产品光学隔绝性能。

为了解决本发明的技术问题，还提供了一种半导体结构，包括半导体硅晶片，以及采用所述硅的深沟槽形成方法在所述半导体硅晶片上形成的深沟槽。

进一步，所述沟槽的宽度范围为70nm～90nm，所述沟槽的深度范围为2000nm～2500nm。

进一步，一种背照式CMOS传感器，所述传感器包括所述硅的深沟槽半导体结构。

采用上述进一步方案的有益效果是：本发明的进一步技术方案形成的硅深沟工艺产品主要应用于BSI(背照式CMOS传感器)产品，这种深沟工艺能够带来更好的光学隔绝性能，通过并且过缩小沟槽间隙距离能够提高单位面积内提高像素点的数目。

附图说明

图1为本发明实施例一种硅的深沟槽形成方法流程示意图；

图2为图1实施例中半导体硅晶片上生长的硬质掩膜层的剖面示意图；

图3为图1实施例中半导体硅晶片上形成倒梯形图形的剖面示意图；