[发明专利]动态可重构硬件电路的设计、执行方法及系统

说明书

技术领域

本发明涉及FPGA的硬件电路设计领域，特别是涉及动态可重构硬件电路的优化设计、执行方法及系统。

背景技术

逻辑可编程阵列(FPGA)是一种在生产后可编程的集成电路芯片，芯片中电路提供可编程节点，可根据用户设定重新定义电路逻辑。相比于传统处理芯片CPU，FPGA可提供针对特定问题的高度优化电路，提升百倍级别计算性能；相比于传统集成电路芯片ASIC，FPGA可提供更灵活的计算方案。

FPGA硬件电路性能主要受限于硬件资源：每个计算单元消耗的硬件资源越少，硬件芯片所能够提供的整体计算单元并行度越高，从而支持更高的处理性能。图1显示了一种通过减少计算精度来减少硬件资源使用的常规情况：CPU常用计算单元采用双精度64比特及单精度32比特，其中，双精度采用1比特存储符号信息，11比特存储指数信息，52比特存储小数信息，单精度采用1比特存储符号信息，8比特存储指数信息，23比特存储小数信息。然而，CPU定制计算单元采用1比特存储符号信息，4比特存储数指数信息，8比特存储小数信息，相比于传统双精度及单精度计算单元，13比特的计算精度大幅降低了硬件消耗。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供动态可重构硬件电路的设计、执行方法及系统，用于解决现有技术中优化FPGA的处理性能会导致计算精度降低的问题。本发明通过去除通用算数单元中的冗余计算来减少算数单元的资源消耗，无需牺牲计算精度，从而更加有效地优化硬件电路。

为实现上述目的及其他相关目的，本发明提供一种动态可重构硬件电路的设计方法，包括：识别应用中含有常数的算数操作，所述常数的取值在一定范围内变化；根据精度需求调整所述常数的取值范围，所述取值范围由至少一个算数参数组成；根据所述精度需求去除每个所述算数参数所对应的算数操作中的冗余部分，据以定制所述硬件电路。

于本发明一实施例中，所述精度需求包括：应用精度需求和算法精度需求。

于本发明一实施例中，所述算法精度需求的确定，包括：确定预设调整范围，并在所述预设调整范围内随机选取数值作为算法参数值，根据公式

ε(t,s)＝a(t,s)-f(t,s)

计算收敛率g，其中，t、s分别代表调整参数在时间、空间域内的位置，ε(t,s)表示算法计算真实值a(t,s)与算法计算实际值f(t,s)之间的差值；若|g|＞1，则将所述预设调整范围减半，重新选取数值所谓算法参数值进行计算，直至计算出的收敛率|g|≤1，从而得到最终的调整范围。

于本发明一实施例中，所述根据所述精度需求去除每个所述算数参数所对应的算数操作中的冗余部分，包括：将每个所述算数参数表示为二进制数；在满足所述精度需求的基础上，去除在所需精度之前二进制值为“0”的比特位。

于本发明一实施例中，所述据以定制所述硬件电路还包括：令所述硬件电路支持应用运行时不同常数的计算，具体通过静态算数单元或动态算数单元的方式实现：所述静态算数单元，采用同一硬件单元的不同叠加方式支持不同的常数运算；所述动态算数单元，针对不同常数重构不同的硬件单元来支持不同的常数运算。

于本发明一实施例中，在定制完成之后还包括：分别估算所述静态算数单元和所述动态算数单元的硬件资源消耗，并计算对应的并行度，选取并行度高的方式。

为实现上述目的及其他相关目的，本发明提供一种动态可重构硬件电路的设计系统，包括：识别模块，用于识别应用中含有常数的算数操作，所述常数的取值在一定范围内变化；调整模块，用于根据精度需求调整所述常数的取值范围，所述取值范围由至少一个算数参数组成；剔除模块，用于根据所述精度需求去除每个所述算数参数所对应的算数操作中的冗余部分，据以定制所述硬件电路。

为实现上述目的及其他相关目的，本发明提供一种动态可重构硬件电路，由以上任一所述的动态可重构硬件电路的设计方法设计而成。

为实现上述目的及其他相关目的，本发明提供一种执行如上所述的动态可重构硬件电路的方法，所述执行方法包括：建立应用性能模型T，并选择性能最高的硬件电路执行；

其中，ds表示计算数据量的大小，f_knl表示硬件时钟频率、P表示算数单元并行度、O_r表示硬件重构成本，N_r*φ表示重构硬件文件大小，由单元重构文件大小φ与需重构硬件单元个数N_r的乘积构成，θ表示重构带宽。