[发明专利]非易失性存储器装置

说明书

提供了一种非易失性存储器装置，所述非易失性存储器装置包括：存储器单元阵列，包括多个存储器单元；地址解码器，被配置为通过多条字线连接到存储器单元，并且将选择读取电压和未选择读取电压提供至字线；控制逻辑，被配置为控制地址解码器，以在连续读取模式下执行多个读取序列，并且调节至少一个读取序列中的字线设置开始点，以与在至少一个其它读取序列中的字线设置开始点不同，其中，字线设置开始点是选择读取电压和未选择读取电压开始被提供至字线的时刻。

本申请要求于2016年1月11日提交的第10-2016-0003319号韩国专利申请的优先权，该韩国专利申请的内容通过引用全部包含于此。

技术领域

本发明构思涉及半导体存储器，更具体地，涉及一种非易失性存储器装置及读取其的方法。

背景技术

半导体存储器装置可以分为易失性存储器装置或者非易失性存储器装置。

当通电时，易失性存储器装置保留其内容，但是当断电时，非常迅速地或立即丢失存储的数据。非易失性存储器装置即使在已经重启(例如，关闭和重新接通)之后也可以取回存储的数据。

非易失性存储器装置的示例包括掩模只读存储器(MROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程存储器(EEPROM)等。

在闪存装置中，存储器单元可以存储多于单比特的信息。存储1比特数据的存储器单元称作单比特单元或单级单元(SLC)。存储多比特数据(例如，两比特或更多比特)的存储器单元称作多比特单元、多级单元(MLC)或多状态单元。

发明内容

本发明构思的示例性实施例提供了一种非易失性存储器装置。所述非易失性存储器装置可以包括存储器单元阵列，所述存储器单元阵列包括：多个存储器单元；地址解码器，被配置为通过多条字线连接到存储器单元，并且将选择读取电压或未选择读取电压提供至字线；控制逻辑，被配置为控制地址解码器以在连续读取模式下执行多个读取序列，并且将在至少一个读取序列中的字线设置开始点调节为与在至少一个其它读取序列中的字线设置开始点不同，其中，字线设置开始点是选择读取电压或未选择读取电压开始被提供至字线的时刻。

本发明构思的示例性实施例提供了一种非易失性存储器装置。所述非易失性存储器装置可以包括：存储器单元阵列，所述存储器单元阵列包括：多个存储器单元；地址解码器，被配置为通过多条字线连接到存储器单元，并且将选择读取电压或未选择读取电压提供至字线；控制逻辑，被配置为响应于读取命令来确定读取模式是单个读取模式还是连续读取模式。控制逻辑控制地址解码器以在连续读取模式下执行多个读取序列，并且将至少一个读取序列中的字线设置开始点调节为与单个读取模式下的字线设置开始点不同，其中，字线设置开始点是选择读取电压或未选择读取电压开始被提供至字线的时刻。

本发明构思的示例性实施例提供了一种非易失性存储器装置。所述非易失性存储器装置可以包括：存储器单元阵列，具有连接到字线的多个存储器单元；地址解码器，经由字线连接到存储器单元阵列；控制电路，被配置为控制地址解码器，以响应于第一读取命令针对存储器单元阵列执行单个读取模式操作，并且响应于第二读取命令针对存储器单元阵列执行连续读取模式操作，其中，控制电路被配置为减小连续读取模式操作下的多个读取序列中的至少一个的页缓冲器初始化时间。

附图说明

通过参照附图详细描述本发明构思的示例性实施例，本发明构思的上述和其它特征将变得更加明显。

图1是示出根据本发明构思的示例性实施例的非易失性存储器装置的框图。

图2是示出根据本发明构思的示例性实施例的在单个读取模式下的读取序列的时序图。

图3是示出根据本发明构思的示例性实施例的在连续读取模式下的读取序列的时序图。

图4是示出根据本发明构思的示例性实施例的在连续读取模式下的读取序列的图。