[发明专利]移位寄存器单元、驱动方法、GOA电路和显示装置

说明书

技术领域

本发明涉及显示驱动技术领域，尤其涉及一种移位寄存器单元、驱动方法、GOA电路和显示装置。

背景技术

随着目前的显示面板分辨率越来越高，显示面板的栅极驱动和源极驱动的输出较多，驱动电路长度增加会增加Bonding(绑定)。为了解决以上问题面板厂商越来越多采用GOA(Gate On Array，阵列基板行驱动)技术，这样不仅可以省去栅极驱动电路Bonding，还可以实现显示面板窄边框设计。

目前现有的GOA电路设计较复杂(时钟信号多，采用的TFT(薄膜晶体管)多)，噪声明显，功耗高。同时IGZO(indium gallium zinc oxide，铟镓锌氧化物)TFT的阈值电压Vth可能为负，因此采用传统GOA设计可能会出现TFT无法关紧，漏电流较大的问题。

发明内容

本发明的主要目的在于提供一种移位寄存器单元、驱动方法、GOA电路和显示装置，解决现有技术的GOA电路噪声明显、功耗高，并漏电流较大的问题。

为了达到上述目的，本发明提供了一种移位寄存器单元，包括：

起始模块，分别与第一时钟信号输出端、起始信号输出端、上拉节点和上拉维持节点连接，用于当所述第一时钟信号输出端输出高电平时，控制所述起始信号输出端、所述上拉节点和所述上拉维持节点相互连接；

上拉节点电位维持模块，分别与所述上拉节点和所述上拉维持节点连接，用于在输出阶段当所述上拉节点的电位为高电平时控制所述上拉维持节点的电位为高电平，以避免所述上拉节点的电位由于漏电而降低；

存储模块，连接于所述上拉节点和进位信号输出端之间；

进位信号输出模块，分别与所述上拉节点、所述进位信号输出端、所述第一时钟信号输出端、第二时钟信号输出端和第一低电平输出端连接，用于当所述上拉节点的电位为高电平时控制所述进位信号输出端与所述第二时钟信号输出端连接，当所述第一时钟信号输出端输出高电平时控制所述进位信号输出端与所述第一低电平输出端连接；以及，

栅极驱动信号输出模块，分别与所述上拉节点、高电平输出端、栅极驱动信号输出端与第二低电平输出端连接，用于当所述上拉节点的电位为高电平时控制所述栅极驱动信号输出端与所述高电平输出端连接，当所述第一时钟信号输出端输出高电平时控制所述栅极驱动信号输出端与所述第二低电平输出端连接；

第一时钟信号和第二时钟信号反相。

实施时，第一低电平输出端输出的第一低电平小于第二低电平输出端输出的第二低电平。

实施时，所述起始模块包括：

第一晶体管，栅极与所述第一时钟信号输出端连接，第一极与起始信号输出端连接，第二极与所述上拉维持节点连接；以及，

第二晶体管，栅极与所述第一时钟信号输出端连接，第一极与所述上拉维持节点连接，第二极与所述上拉节点连接；

所述存储模块包括：存储电容，第一端与所述上拉节点连接，第二端与进位信号输出端连接。

实施时，所述上拉节点电位维持模块包括：

第三晶体管，栅极与所述上拉节点连接，第一极与所述上拉维持节点连接，第二极与所述第二时钟信号输出端连接。

实施时，所述进位信号输出模块包括：

第四晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输出端连接，第二极与所述进位信号输出端连接；以及，

第五晶体管，栅极与所述第一时钟信号输出端连接，第一极与所述进位信号输出端连接，第二极与所述第一低电平输出端连接；

所述第四晶体管的宽长比大于第五晶体管的宽长比。

实施时，所述进位信号输出模块包括：

第六晶体管，栅极与所述上拉节点连接，第一极与所述高电平输出端连接，第二极与所述栅极驱动信号输出端连接；以及，

第七晶体管，栅极与所述第一时钟信号输出端连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第二低电平输出端连接；

所述第六晶体管的宽长比大于第七晶体管的宽长比。

实施时，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管都为n型晶体管。

本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，包括：在每一显示周期，