[发明专利]一种异步FIFO电路及时延确定方法

权利要求书

1.一种异步先入先出队列FIFO电路，其特征在于，所述异步FIFO电路包括：写时钟产生电路、读时钟产生电路、写地址产生电路、读地址产生电路、随机访问存储器、延迟线电路、同步逻辑电路、地址比较逻辑电路和处理器；

所述写时钟产生电路的输出端与所述写地址产生电路的输入端连接，所述写地址产生电路的第一输出端与所述随机访问存储器的第一输入端连接，所述写地址产生电路的第二输出端与所述延迟线电路的第一输入端连接，所述延迟线电路的第二输入端与所述处理器的第一输出端连接，所述延迟线电路的输出端与所述同步逻辑电路的第一输入端连接，所述同步逻辑电路的输出端与所述地址比较逻辑电路的第一输入端连接，所述同步逻辑电路的第二输入端和所述地址比较逻辑电路的第二输入端分别与所述读时钟产生电路的输出端连接；

所述读时钟产生电路的输出端还与所述读地址产生电路的输入端连接，所述读地址产生电路的输出端与所述随机访问存储器的第二输入端连接，所述读地址产生电路的输出端还与所述地址比较逻辑电路的第三输入端连接，所述地址比较逻辑电路的第一输出端与所述处理器的输入端连接；

所述读地址产生电路，用于将产生的多个读地址信号发送给所述地址比较逻辑电路；

所述写地址产生电路，用于将产生的写指示信号发送给所述延迟线电路，所述写指示信号是基于所述写地址产生电路产生的至少两个写地址产生，且所述写指示信号在所述写地址产生电路产生指定写地址时由第一逻辑电平跳变为第二逻辑电平；

所述处理器，用于通过所述读地址产生电路、所述延迟线电路、所述同步逻辑电路和所述地址比较逻辑电路，基于所述写指示信号、所述多个读地址信号和所述读时钟产生电路产生的读时钟信号，获取N个读写地址差，所述N个读写地址差与所述延迟线电路中的N个预设时延一一对应，所述N为大于1的自然数；

所述处理器，还用于基于所述N个读写地址差和布线时延，确定小数时延，并基于所述小数时延，确定所述异步FIFO电路的时延，所述布线时延为所述写地址产生电路与所述同步逻辑电路之间的布线所引入的时延，所述小数时延为所述读时钟信号与所述写时钟产生电路产生的写时钟信号之间的相位差所引入的时延。

2.如权利要求1所述的异步FIFO电路，其特征在于，

所述地址比较逻辑电路的第二输出端与所述读地址产生电路的置位端连接。

3.如权利要求1或2所述的异步FIFO电路，其特征在于，

所述处理器的第二输出端与所述写地址产生电路的复位端连接，所述处理器的第三输出端与所述读地址产生电路的复位端连接。

4.如权利要求1-3任一权利要求所述的异步FIFO电路，其特征在于，所述延迟线电路包括：N-1个延迟节和N个抽头；

所述N-1个延迟节串联连接，所述N-1个延迟节中第i个延迟节的一端与所述N个抽头中第i个抽头连接，所述N-1个延迟节中第i个延迟节的另一端与所述N个抽头中第i+1个抽头连接，所述i大于或等于1且小于或等于N-1。

5.如权利要求1-4任一权利要求所述的异步FIFO电路，其特征在于，所述同步逻辑电路包括多个串联的触发器，所述多个串联的触发器中每个触发器用于在所述读时钟产生电路产生的读时钟信号的上升沿接收写指示信号。

6.如权利要求4所述的异步FIFO电路，其特征在于，

所述延迟线电路，用于当检测到所述写指示信号时，将所述写指示信号延迟所述N个抽头中第i个抽头对应的预设时延后通过所述同步逻辑电路发送给所述地址比较逻辑电路，所述N个抽头与所述N个预设时延一一对应；

所述地址比较逻辑电路，用于当在所述读时钟信号的上升沿检测到所述写指示信号由所述第一逻辑电平跳变为所述第二逻辑电平时，获取当前接收到的读地址信号中携带的读地址，并基于所述指定写地址和获取的读地址，确定所述第i个抽头对应的读写地址差，将所述第i个抽头对应的读写地址差发送给所述处理器；

所述处理器，用于当接收到所述第i个抽头对应的读写地址差时，令所述i＝i+1，重新通过所述延迟线电路将所述写指示信号延迟所述N个抽头中第i个抽头对应的预设时延后通过所述同步逻辑电路发送给所述地址比较逻辑电路。