[发明专利]用于光刻边缘放置误差提前矫正的对齐节距四等分图案化

说明书

描述了用于光刻边缘放置误差提前矫正的对齐节距四等分图案化方式。例如，一种制作半导体结构的方法包括在半导体衬底上形成第一图案化硬掩模。第二硬掩模层在半导体衬底上形成。分开的二嵌段共聚物在第一图案化硬掩模上并且在第二硬掩模层上形成。第二聚合物嵌段从分开的二嵌段共聚物所移除。第二图案化硬掩模从第二硬掩模层所形成，并且使用第一聚合物嵌段作为掩模在半导体衬底中形成多个半导体鳍片。移除多个半导体鳍片中的第一鳍片。在移除第一鳍片之后，移除多个半导体鳍片中的第二鳍片。

技术领域

本发明的实施例在半导体装置和处理的领域中，并且具体来说在非平面半导体装置以及制作非平面半导体装置的方法的领域中。

背景技术

在过去数十年内，集成电路中缩放的特征已经成为不断增长的半导体工业背后的推动力。缩放到越来越小的特征能够实现半导体芯片的有限固定面积（limited realestate）上功能单元的增加密度。例如，收缩晶体管尺寸允许在芯片上结合增加数量的存储器或逻辑装置，从而对产品的制作给予增加的容量。但是，对于越来越大容量的推动并非没有问题。优化每个装置的性能的必要性变得愈加重要。

在集成电路装置的制造中，随着装置尺寸继续按比例缩小，多栅晶体管（诸如三栅晶体管）已变得更加普遍。在常规过程中，三栅晶体管一般在体硅衬底或者绝缘体上硅衬底上制作。在一些情况下，体硅衬底由于其较低成本以及与现有高产量体硅衬底基础设施的兼容性而是优选的。

但是缩放多栅晶体管尚不是没有结果的。随着微电子电路的这些基本构建块的尺寸被减小并且随着在给定区域中制作的基本构建块的绝对数量增加，对用来制作这些构建块的半导体过程的限制已变得突出。

附图说明

图1A-1N示出按照本发明的实施例的、制作非平面半导体装置的方法中的各种操作的截面图，其中：

图1A示出其上形成第一图案化硬掩模的体半导体衬底；

图1B示出在第一图案化硬掩模之间形成第二硬掩模层之后的图1A的结构；

图1C示出应用选择性电刷材料层之后的图1B的结构；

图1D示出应用直接自装配（DSA）嵌段共聚物和聚合物装配过程之后的图1C的结构；

图1E示出移除二嵌段共聚物的嵌段之一之后的图1D的结构；

图1F示出将其余聚合物部分的图案转印到基础粗壮（bull）结晶半导体衬底中之后的图1E的结构；

图1G示出移除其余聚合物层和任何电刷层之后的图1F的结构；

图1H示出在多个鳍片之间形成层间介电（ILD）层之后的图1G的结构；

图1I示出应用形成图案化掩模的光致抗蚀剂材料的形成和图案化之后的图1H的结构；

图1J示出对多个鳍片中所选择的鳍片进行蚀刻之后的图1I的结构；

图1K示出用于形成图案化掩模的光致抗蚀剂材料的形成和图案化之后的图1J的结构；

图1L示出对多个鳍片中所选择的第二鳍片进行蚀刻之后的图1K的结构；

图1M示出移除图案化掩模并在多个鳍片之上和在所移除鳍片的位置中形成层间介电（ILD）层之后的图1L的结构；以及

图1N示出对ILD层进行平面化并移除第一和第二图案化硬掩模之后的图1M的结构。

图2示出按照本发明的实施例的、暴露多个鳍片的上部分之后的图1N的结构。

图3A示出按照本发明的实施例的非平面半导体装置的截面图。

图3B示出按照本发明的实施例的、沿图3A的半导体装置的a-a’轴所取的平面图。