[发明专利]具有改善的写时间和降低的写功率的静态随机存取存储器

说明书

提供了一种静态随机存取存储器，其中写操作期间的字线断言被延迟直至检测到虚设位线的放电。

相关申请的交叉引用

本申请要求于2016年1月21日提交的美国非临时专利申请No.15/003,444的权益，其通过援引全部纳入于此。

技术领域

本申请涉及集成电路存储器，尤其涉及具有改善的写时间和降低的写功率的存储器。

背景

静态随机存取存储器(SRAM)位单元被布置成行和列。每一行由对应的字线来访问。各列各自具有对应的位线对，该位线对包括真位线和补位线。每个位单元由此位于字线和位线对的交点处。当字线被断言时，对应行中的每个位单元耦合到该位单元的列的位线对。

在写操作中，写驱动器对被访问的存储器单元的列中的一条位线放电，同时对应的字线被断言。在写操作之前，所有的位线对被充电到电源电压VDD。取决于要被写入到对应位单元的二进制值，写驱动器随后将被访问的列中的真位线或补位线放电到接地。

为了改善密度，将一组列复用到给定的写驱动器是常规的,例如，用于写位gdin<0>的写驱动器和用于位gdin<1>的另一写驱动器。每个写驱动器包括一对反相器。该对中的真位线反相器通过将对应的gdin写位反相来驱动被访问的真位线。补位线反相器通过将对应的补位gdin_n反相来驱动被访问的补位线。

在该示例中，有八列被复用。取决于写复用器位wm<0>至wm<3>，列0至列3中的所选择的列被用于写位gdin<0>的写驱动器驱动。在该情形中，wm<0>被断言为真，而wm<1>至wm<3>为低。由此，在该特定写操作中仅列0被写驱动器驱动。

字线WL<0>至WL<n>中的一者由用于读操作的相同定时路径断言。该共用定时意味着字线将远早于写驱动器能够对被访问的列(在该示例中，列0是被访问的列)中的恰适位线放电而被断言。

由于字线是在写操作期间、在写驱动器正尝试对位线放电时被断言的，因此取决于被访问位单元的二进制内容，在该被访问位单元中发生非预期的部分读操作。例如，假设写驱动器正尝试对列0中的真位线放电，但是被访问的存储器单元正在存储互补二进制状态。被访问的存储器单元由此将在写驱动器正在对真位线放电时对补位线部分地放电。当写驱动器正在对补位线放电，而被访问的位线正在对真位线放电时，会出现互补情形。在两种情形中，非预期的部分读操作不期望地延长写时间要求并降低写稳健性。在采用负位线推升技术的现代高密度架构中(诸如在FinFET工艺节点中)，该延迟被加剧。

另外，跨被访问的行未被选择的列中的位单元也会执行这种部分非预期的读操作，这不期望地浪费功率。该功率耗散随着写驱动器的列复用器因子增大而增大(例如，在16:1列复用中，取决于对应位单元中的二进制内容，15列将跌落其位线中的一条位线)。

因此，在本领域中需要降低功耗并增大写操作的速度的改善的存储器架构。

概述

为了降低功耗并增大操作速度，向存储器提供行解码器，该行解码器具有字线延迟逻辑电路，该字线延迟逻辑电路将用于写操作的被寻址字线的断言延迟直至虚设位线被放电。该字线延迟逻辑电路在读操作期间不延迟被寻址字线的断言。虚设位线与存储器中的位线电匹配。以此方式，行解码器在写操作期间直至被访问的列中的恰适位线被放电才会断言被寻址字线。此外，该定时独立于存储器尺寸和工艺节点，因为所有这种异常被虚设位线中的建模捕获。功率未被耦合到被寻址字线的位单元中的非预期部分读操作浪费。此外，由于写驱动器不再必须对抗部分读操作，因此增大了存储器操作速度。

附图简述

图1A是根据本公开的一方面的用于存储器的行解码器的电路图。