[发明专利]具有改善的写时间和降低的写功率的静态随机存取存储器

权利要求书

1.一种存储器，包括：

多条字线；

虚设位线；

虚设写驱动器，所述虚设写驱动器被配置成：响应于存储器时钟信号而对所述虚设位线放电，以对写操作期间位线的放电进行建模；以及

行解码器，所述行解码器被配置成：解码地址信号以断言所述字线中的被寻址字线，其中，所述行解码器包括字线延迟电路，所述字线延迟电路被配置成：在所述写操作中将对所述地址信号的解码延迟直至所述虚设位线被放电，并且在读操作中不延迟对所述地址信号的解码。

2.如权利要求1所述的存储器，其特征在于，所述行解码器是两级行解码器，所述两级行解码器包括：

预解码器，所述预解码器被配置成：响应于所述存储器时钟信号，将所述地址信号预解码成多个被断言的第一经预解码地址信号和被断言的第二经预解码地址信号；

反相器，所述反相器用于将所述被断言的第二经预解码地址信号反相为第二被解除断言的经预解码地址信号，其中，所述字线延迟电路被配置成：响应于在所述写操作期间所述虚设位线的放电，将所述被解除断言的第二经预解码地址信号反相为被重新断言的第二经预解码地址信号；以及

最终行解码器，所述最终行解码器被配置成：响应于所述多个第一经预解码地址信号和所述被重新断言的第二经预解码地址信号的断言而断言所述字线中的所述被寻址字线。

3.如权利要求2所述的存储器，其特征在于，进一步包括多个位单元，所述多个位单元被布置成与多条位线相对应的多行并且被布置成多列，每列具有相同数目的位单元，并且其中，所述虚设位线被配置成：耦合到所述相同数目的虚设位单元，以使得虚设位线具有与所述多条位线中的每条位线相同的电容性负载。

4.如权利要求2所述的存储器，其特征在于，所述字线延迟电路包括与所述多条字线相对应的多个第一逻辑门，每个第一逻辑门被配置成：处理用于触发所述写操作的写信号和所述虚设位线的电压以产生对应字线的字线使能信号。

5.如权利要求4所述的存储器，其特征在于，每个第一逻辑门包括与非门。

6.如权利要求4所述的存储器，其特征在于，所述字线延迟电路进一步包括与所述多条字线相对应的多个第二逻辑门，每个第二逻辑门被配置成：处理对应字线的所述字线使能信号和所述被解除断言的第二经预解码地址信号。

7.如权利要求6所述的存储器，其特征在于，每个第二逻辑门包括与非门。

8.如权利要求2所述的存储器，其特征在于，所述最终行解码器包括：与所述多条字线相对应的多个行解码器逻辑电路。

9.如权利要求8所述的存储器，其特征在于，每个行解码器逻辑电路包括或非门，所述或非门被配置成：对所述第一经预解码地址信号和所述被重新断言的第二经预解码地址信号进行或非以产生或非输出信号。

10.如权利要求9所述的存储器，其特征在于，每个行解码器逻辑电路进一步包括与非门，所述与非门被配置成：对所述行解码器逻辑电路的或非输出信号和行地址解码器选择信号进行与非。