[发明专利]3D NAND字线中用于增强的氟保护和应力减少的坚固的成核层

说明书

可以采用含硅成核层来提供自对齐模板，以用于在三维存储器器件的形成期间在背侧凹陷内选择性地沉积钨。含硅成核层可以保持为硅层、转换成硅化钨层、或用钨成核层来代替。在随后的钨沉积工艺中可以仅在含硅成核层或由其衍生出的层的表面上进行钨沉积。

相关专利的交叉引用

本申请要求于2015年10月29日提交的美国临时申请号为62/247，839 和于2016年3月31日提交的美国非临时申请号为15/086，702的优先权的权益，上述申请的全部内容通过引用并入本文。

技术领域

本公开一般涉及半导体器件领域，并且具体地涉及诸如垂直NAND串的三维半导体器件的金属字线及其制造方法。

背景技术

在T.Endoh等人的名为“Novel Ultra High Density Memory With AStacked-Surrounding Gate Transistor(S-SGT)Structured Cell”(IEDM Proc.(2001)33-36) 的文章中公开了每单元具有一位的三维垂直NAND串。

发明内容

根据本公开的一方面，提供了一种制造半导体器件的方法。在基板上形成包括绝缘层和牺牲材料层的交替层的堆叠。穿过堆叠形成多个存储器开口。在多个存储器开口中形成存储器堆叠结构。存储器堆叠结构中的每一个从外向内包括存储器材料层、隧穿电介质层、和半导体沟道。穿过交替层的堆叠形成背侧通孔沟槽。通过采用穿过背侧通孔沟槽引入的蚀刻剂来移除对绝缘层有选择性的牺牲材料层的背侧凹陷。在背侧凹陷中沉积含硅成核层。在含硅成核层的沉积之后在背侧凹陷中沉积至少一个钨层。存储器堆叠结构的控制栅电极形成在背侧凹陷的级处。控制栅电极中的每个包括至少一个钨层的部分。

根据本公开的另一方面，提供了一种三维存储器器件，其包括：交替层的堆叠，其包括绝缘层和电导电层并且位于基板上方；穿过堆叠延伸的存储器开口；以及存储器堆叠结构，位于存储器开口中并且从外向内包括存储器材料层、隧穿电介质层、和半导体沟道。电导电层中的每一个包括：含硅材料层；以及被嵌入在含硅材料层中并且接触含硅材料层的水平表面和外部侧壁的至少一个钨层。

附图说明

图1是根据本公开的实施例的在形成包括交替的多个材料层的堆叠、和通过堆叠延伸的存储器开口之后的示例性结构的垂直横截面图。

图2A至图2H是根据本公开的实施例的用于形成存储器堆叠结构的各种处理步骤期间，示例性结构内的存储器开口的顺序垂直横截面图。

图3是根据本公开的实施例的在形成存储器堆叠结构之后的示例性结构的垂直横截面图。

图4是根据本公开的实施例的形成阶梯式台阶和后向阶梯式(retro- stepped)电介质材料部分之后的示例性结构的垂直横截面图。

图5A是根据本公开的实施例的在形成背侧通孔沟槽之后的示例性结构的垂直横截面图。

图5B是图5A的示例性结构的局部透视俯视图。垂直平面A-A’是图5A 的垂直横截面图的平面。

图6是根据本公开的实施例的在形成背侧凹陷之后的示例性结构的垂直横截面图。

图7是根据本公开的实施例的在形成背侧阻挡电介质层之后的示例性结构的垂直横截面图。

图8是根据本公开的实施例的形成导电材料层之后的示例性结构的背侧凹陷区域的垂直横截面图。

图9是根据本公开的实施例的通过图案化导电材料层形成电导电层之后的示例性结构的垂直横截面图。

图10A至10E是根据本公开的第一实施例在形成第一示例性电导电层期间示例性结构的顺序垂直横截面图。

图10F和图10G是根据本公开的第一实施例的第一示例性电导电层的变化。