[发明专利]硅前设计规则评估

权利要求书

1.一种用于开发用于制造工艺的设计规则的集合的方法，包括：

针对用于所述制造工艺的多个候选设计规则集合的每个给定的设计规则集合，

根据所述给定的设计规则集合来开发逻辑单元的布局，所述逻辑单元具有输入和输出并且具有至少第一晶体管和连接至所述第一晶体管的至少第一互连，

根据所述制造工艺和所述布局仿真所述逻辑单元的制造，以便得到逻辑单元结构的3维模型，所述逻辑单元结构识别所述逻辑单元结构中的至少所述第一晶体管和所述第一互连的几何结构和材料组成，

通过所述逻辑单元结构的仿真行为进行表征，包括表征所述第一晶体管和所述第一互连两者的组合行为，

根据被表征的行为来评估所述逻辑单元结构的性能，以及

与所述给定的设计规则集合的指示相关联地在数据库中记录指示所述逻辑单元的性能的一个或多个值的集合；

所述数据库被用户可访问，用于优化用于所述制造工艺的设计规则集合。

2.根据权利要求1所述的方法，其中评估所述逻辑单元结构的性能包括：响应于具有在表征步骤中表征的行为的黑盒部件的输入处的电压变化，通过所述黑盒部件的输出处的仿真瞬变行为来进行观察。

3.根据权利要求1所述的方法，其中所述逻辑单元包括N沟道FET和P沟道FET。

4.根据权利要求1所述的方法，其中所述逻辑单元执行逻辑反相功能，

并且其中根据表征的行为来评估所述逻辑单元结构的性能包括：仿真具有奇数个级的环形振荡器的操作，每级均是所述逻辑单元结构的实例。

5.根据权利要求4所述的方法，其中评估所述逻辑单元结构的性能还包括：根据所述环形振荡器在所述环形振荡器的仿真操作中振荡的频率，确定所述逻辑单元的性能特性。

6.根据权利要求5所述的方法，其中所述逻辑单元的性能特性包括切换延迟。

7.根据权利要求4所述的方法，其中评估所述逻辑单元结构的性能还包括：根据在时间周期内仿真的所述环形振荡器的总功耗，确定所述逻辑单元的性能特性。

8.根据权利要求1所述的方法，其中通过所述逻辑单元结构的仿真行为进行表征包括：针对连接至所述逻辑单元的输出的各种负载，通过根据在所述逻辑单元的输入处施加的电压来仿真所述逻辑单元的输出上的电压，以进行确定。

9.根据权利要求1所述的方法，其中通过所述逻辑单元结构的仿真行为进行表征包括：

相对于通过晶体管操作的第一仿真模型表征FET的第一模块，校准通过晶体管操作的第二仿真模型表征FET的第二模块，所述第二模块在表征特定晶体管方面快于所述第一模块，所述校准产生可应用于所述第二仿真模型的校准参数的值；以及

使用所述校准参数的值来表征所述逻辑单元结构的行为。

10.根据权利要求9所述的方法，其中在表征所述特定晶体管方面，所述第二模块的精度低于所述第一模块的精度。

11.根据权利要求9所述的方法，其中校准所述第二模块包括：

根据所述制造工艺仿真样本FET的制造，以得到所述样本FET结构的3维模型，所述样本FET结构识别所述样本FET结构的几何结构和材料组成；

通过所述第一仿真模型来表征所述样本FET结构，以确定用于所述样本FET结构的至少一个IV或CV曲线的集合；以及

确定用于所述第二仿真模型的校准参数值，使得由所述第二仿真模型对所述样本FET结构的表征产生与由所述第一仿真模型确定的至少一个IV或CV曲线的集合基本相同的集合。

12.根据权利要求11所述的方法，其中所述校准参数包括由迁移率、饱和速率和量子分离组成的组中的至少一个成员。