[发明专利]减低互连介电阻挡堆叠中陷阱引发的电容的方法

说明书

本公开内容提供一种在基板上形成的互连及在基板上形成互连的方法。在一个实施方式中，在基板上形成互连的方法包括以下步骤：将阻挡层沉积在基板上，将过渡层沉积在阻挡层上，及将蚀刻停止层沉积在过渡层上，其中该过渡层与该阻挡层共有共同元素，且其中该过渡层与该蚀刻停止层共有共同元素。

技术领域

本公开内容的实施方式一般地涉及在基板上形成互连的方法，且尤其是，涉及以互连的层之间经改善的键形成互连。

背景技术

可靠地生产次半微米和更小的特征是对于下一代超大型集成电路(VLSI) 和特大型集成电路(ULSI)半导体器件的关键技术挑战之一。然而，随着电路技术的限制被推动，VLSI和ULSI技术的尺寸缩小已在处理能力上有额外的需求。在基板上可靠地形成栅极结构对于VLSI和ULSI的成功是重要的且对持续努力增加电路密度和单个基板和裸片(die)的品质是重要的。

随着电路密度为下一代器件而增加，互连的宽度，诸如通孔、沟槽、接触件、栅极结构和其它特征及它们之间的介电材料之类的宽度，减小到45nm和 32nm的尺寸，然而随着这些特征的深宽比增加的结果，介电层的厚度实质上保持恒定。为了能够制造下一代器件和结构，半导体晶片的三维(3D)堆叠常常用于改进晶体管的性能。通过以三维方式布置晶体管，而不是以传统的二维方式，多个晶体管可彼此非常接近地放置在集成电路(IC)中。半导体晶片的三维(3D)堆叠减少线长度并保持低配线延迟。在制造三维(3D)堆叠的半导体晶片中，阶梯状结构通常用于允许多个互连结构设置于其上，而形成高密度的垂直晶体管器件。

因此，对于用于形成互连以继续降低制造成本、存储器单元尺寸及集成电路的功率消耗的方法是有需求的。

发明内容

在一个实施方式中，本文公开在基板上形成互连的方法。该方法包括将阻挡层沉积在基板上，将过渡层沉积在阻挡层上，及将蚀刻停止层沉积在过渡层上，其中该过渡层与该阻挡层共有共同元素，且其中该过渡层与该蚀刻停止层共有共同元素。

在另一个实施方式中，本文公开在基板上形成互连的方法。该方法包括将阻挡层沉积在基板上，将过渡层沉积在阻挡层上，将蚀刻停止层沉积在过渡层上，及处理阻挡层和过渡层之间的界面，使得阻挡层和过渡层共有共同元素。

在一个实施方式中，本文公开一种在基板上形成的互连。该互连包括在基板上的阻挡层、在该阻挡层上的过渡层和在该过渡层上的蚀刻停止层，其中过渡层与阻挡层共有共同元素，且其中过渡层与蚀刻停止层共有共同元素。

附图说明

以上简要概述的本公开内容的详述特征能够被具体理解的方式、以及本公开内容的更特定描述，可以通过参照实施方式而获得，实施方式中的一些实施方式绘示于附图中。

图1根据一个实施方式图示适合用于溅射沉积材料的示例性物理气相沉积腔室。

图2是根据一个实施方式图解了在基板上形成互连的方法的流程图。

图3A-3C图示在图2中方法的数个时段在基板上形成的互连。

图4根据一个实施方式绘示了在基板上形成互连的方法。

图5A-5B图示在图4中方法的数个时段在基板上形成的互连。

图6根据一个实施方式图示用于在基板上形成互连的处理系统。

为了便于理解，尽可能地，使用了相同的附图标号指示附图中共通的相同元件。考虑到，一个实施方式中的元件与特征在没有进一步地描述下可有益地运用于其它实施方式中。

然而，应当注意，附图仅绘示本公开内容的典型实施方式，因而不应视为对本发明的范围的限制，因为本公开内容可允许其他等同有效的实施方式。

具体实施方式