[发明专利]延迟锁相环

说明书

一种可编程延迟线包括：延迟级，响应模拟控制信号且响应一个或多个数字控制信号。延迟级生成输出信号，输出信号相对于输入信号延迟一延迟量。延迟量通过模拟控制信号的值以及数字控制信号的一个或多个值来控制。一种用于控制延迟锁相环电路的方法包括：向延迟锁相环电路的可编程延迟线提供一个或多个数字信号；以及向可编程延迟线提供模拟信号。由可编程延迟线产生的延迟的第一部分对应于一个或多个数字信号的值。由可编程延迟线产生的延迟的第二部分对应于模拟信号的值。

相关申请的交叉参考

本申请要求于2015年6月3日提交的美国临时申请第62/170,510号的权益，其内容结合于此作为参考。

技术领域

本公开的实施例涉及延迟锁相环电路。

背景技术

本文提供的背景描述是为了一般性地呈现本公开的现有技术状况。对于背景技术部分描述的工作程度，目前命名的发明人的工作已经描述的各个方面既不限制于提交时的现有技术，也不明确或暗示承认作为本公开的现有技术。

在高速串行通信链接(诸如10吉比特(10G)或100吉比特(100G)以太网连接的线路)中，发射器将数据信号发射至通信通道(通道)中而没有伴随的时钟信号。数据信号包括符号的序列，每个符号都承载来自一些数量的位的信息，诸如1位、2位或更多位，或者在一些情况下为多个位的片段。以通过发射(Tx)时钟信号确定的速率来发射数据。

为了在通信链接上接收数据，接收器确定用于对从通道接收的信号进行采样的时钟的相位和频率。确定时钟的相位和频率的处理是时钟数据恢复(CDR)处理的一部分。CDR处理通常使用包括延迟锁相环(DLL)的电路。

DLL生成与输入信号具有特定相位关系的输出信号。例如，DLL可用于产生输出信号，其具有的转换发生在一延迟处，该延迟与输入信号的转换相距等于输入信号的时钟周期的四分之一、一半或四分之三。输入信号通常包括时钟信号。

DLL包括用于通过延迟输入信号来生成输出信号的一个或多个可变延迟线电路。由一个或多个延迟线电路产生的延迟根据由相位检测电路产生的相位检测信号来控制。

发明内容

实施例涉及延迟锁相环电路。

在一个实施例中，一种可编程延迟线包括延迟级，其响应模拟控制信号且响应一个或多个数字控制信号。延迟级生成相对于输入信号延迟一延迟量的输出信号。延迟量根据模拟控制信号的值以及一个或多个数字控制信号的一个或多个值来确定。

在一个实施例中，一种用于控制延迟锁相环电路的方法包括：向延迟锁相环电路的可编程延迟线提供一个或多个数字信号，并且向可编程延迟线提供模拟信号。由可编程延迟线产生的延迟的第一部分对应于一个或多个数字信号的值。由可编程延迟线产生的延迟的第二部分对应于模拟信号的值。

附图说明

图1示出了根据一个实施例的通信链接。

图2示出了根据一个实施例的延迟锁相环(DLL)电路。

图3示出了根据一个实施例的DLL电路(诸如图2的DLL电路)的附加细节。

图4示出了根据一个实施例的可编程延迟线的延迟级。

图5是示出根据一个实施例的图4的延迟级的操作的曲线图。

图6包括表格1，其示出了根据一个实施例的用于包括三个延迟级(诸如图4的延迟级)的DLL的级控制值。

图7包括表格2，其示出了根据一个实施例的用于延迟级(诸如图4的延迟级)的级控制值。

图8包括表格3，其示出了根据另一实施例的用于包括三个延迟级(诸如图4的延迟级)的DLL的级控制值。