[发明专利]时钟恢复电路

说明书

可以使用相位变化确定电路(102)来完成时钟数据恢复，所述相位变化确定电路(102)基于检测到的捕获时钟和数据信号之间的相位差生成δ信号和δ选择信号。推测计算电路(118)由δ信号的先前和推测值生成一组相位内插(PI)代码。响应于δ选择信号，选择电路(108)在各组PI代码之间选择，作为时钟数据恢复装置的输出。

技术领域

本申请主要涉及时钟和数据恢复电路，更具体地，涉及被配置为使用推测计算由所接收的数据恢复时钟信号的电路路径的电路。

背景技术

时钟和数据恢复(CDR)电路可以与各种通信协议一起使用，以从接收的数据生成同步的时钟信号。CDR电路可以允许高速数据流在没有单独专用的时钟信号的情况下被发送。例如，CDR电路可以被配置为从模拟领域中接收的数据推断时钟信号时序(相位和频率)，并且直接对锁相环(PLL)或延迟锁相环(DLL)进行调整。某些类型的CDR电路可以被配置为是基于相位内插(PI)，其中一组参考时钟信号被用于产生不同的相位。CDR电路根据接收的数据选择适当的时钟信号相位。有多种不同的应用可以使用CDR电路，包括但不限于可编程逻辑器件(PLD)。

PLD是一种众所周知的可编程集成电路(IC)的类型，可被编程来执行指定的逻辑功能。一种类型的PLD，现场可编程门阵列(FPGA)，通常包括一阵列可编程块。这些可编程块包括各种类型的逻辑块，可以包括例如输入/输出块(IOB)、可配置逻辑块(CLB)、专用随机存取存储器块(BRAM)、乘法器，数字信号处理块(DSP)、处理器、时钟管理器、延迟锁相环(DLL)、总线或网络接口如高速外设组件互连(PCIe)和以太网等等。

每个可编程块可以包括可编程互连和可编程逻辑。可编程互连通常包括大量不同长度的互连线，所述互连线通过可编程互连点(PIP)互连。可编程逻辑使用可编程元件来实现用户设计的逻辑，所述可编程元件可以包括例如函数发生器、缓存器、算术逻辑等等。

可编程互连和可编程逻辑通常通过将配置数据流加载到内部配置存储单元来编程，所述内部配置存储单元定义可编程元件如何配置。配置数据可以从存储器(如从外部PROM)读取，或者由外部设备写入FPGA。各个存储单元的集合状态决定了FPGA的功能。

CDR电路的内部延迟或延时在各种实施方式中可能对系统性能具有显著的影响。被配置为以低延时时间从接收到的数据提供相位控制信号的CDR电路可以用于解决这样的问题。

发明内容

本申请提供了一些针对时钟数据恢复装置的实施方式，包括相位变化确定电路，该电路被配置为：检测数据信号与时钟信号之间的相位差，以及基于检测到的相位差生成δ信号和δ选择信号。推测计算电路可以包括：第一计算电路，其被配置为由δ信号的第一先前值生成第一组相位内插(PI)代码；第二计算电路，其被配置为由δ信号的第二先前值生成第二组PI代码；第三计算电路，其被配置为从δ信号的推测值来生成第三组PI代码，所述δ信号的推测值是基于δ信号的第一先前值和第二先前值；以及选择电路，其被配置为响应于δ选择信号，在所述第一、第二和第三组PI代码之间选择以提供作为所述时钟数据恢复装置的输出的选择。

可选地，推测计算电路可以被配置为向第一计算电路提供来自时钟数据恢复装置的先前迭代的δ信号值，以用作δ信号的第一先前值；

可选地，推测计算电路可以被配置为向第二计算电路提供来自时钟数据恢复装置的先前迭代之前的迭代的δ信号值，以用作δ信号的第二先前值。

可选地，推测计算电路可以被进一步配置为通过来自δ信号的第一和第二先前值的线性推断来计算δ信号的推测值。

可选地，推测计算电路可以进一步被配置为通过来自δ信号的第一和第二先前值以及来自附加δ值的非线性推断来计算δ信号的推测值。

可选地，相位变化确定电路可以被进一步配置为通过将δ信号的第一先前值与时钟数据恢复装置当前迭代的δ信号值进行比较，来生成δ选择信号。