[发明专利]低功率存储器子系统中的存储器阵列和链路纠错

说明书

相关申请的交叉引用

本申请根据35U.S.C.§119(e)要求于2015年6月30日提交的题为“MEMORY ARRAY AND LINK ERROR CORRECTION IN A LOW POWER MEMORY SUB-SYSTEM(低功率存储器子系统中的存储器阵列和链路纠错)”的美国临时专利申请No.62/187,189的权益，其公开内容通过援引全部明确纳入于此。

背景

领域

本公开一般涉及集成电路(IC)。更具体地，本公开的一个方面涉及低功率存储器子系统中的存储器阵列和链路纠错。

背景

半导体存储器器件包括例如静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。DRAM存储器单元一般包括一个晶体管和一个电容器，这实现了高度集成。该电容器能够被充电或放电来将信息存储为对应的位值(例如‘0’或‘1’)。因为电容器泄漏电荷，所以除非电容器电荷被周期性刷新，否则所存储的信息最终会消退。由于刷新要求，与SRAM及其他静态存储器相反，DRAM被称为动态存储器。DRAM的持续刷新一般将其用途限于计算机主存储器。

DRAM缩放继续增加每个DRAM芯片的总位数。遗憾的是，DRAM缩放增加了弱留存单元(例如，具有减少的留存时间的单元)的数目。此类单元涉及附加的刷新循环来维持所存储的信息。高级DRAM处理可能因附加的刷新循环或其他处理变化而遭受存储器单元阵列内附加的随机位刷新错误。一些低功率存储器实现纠错码(ECC)以通过将ECC应用于存储器单元阵列中的任何随机位错误来提高存储器良率和可靠性。然而，ECC解码和纠错因增加的读访问时间而使存储器性能降级。另外，存储器链路(例如，接口)不受ECC保护，并且整体存储器可靠性不足以满足高可靠性和高性能的系统存储器要求。

概述

一种低功率存储器子系统中的存储器阵列和链路纠错方法包括在正常写操作期间以及在读操作期间将纠错码(ECC)奇偶校验位嵌入到未使用的数据掩码位内。该方法还包括在掩码写操作期间将该ECC奇偶校验位嵌入与经断言的数据掩码位相对应的掩码写数据字节中。

一种存储器子系统包括具有纠错码(ECC)编码器/解码器的存储器控制器，该存储器控制器被配置成：在正常写操作期间以及在读操作期间将ECC奇偶校验位嵌入数据掩码位中；以及在掩码写操作期间将ECC奇偶校验位嵌入与经断言的数据掩码位相对应的数据字节中。

一种低功率存储器子系统包括用于在正常写操作期间以及在读操作期间将纠错码(ECC)奇偶校验位嵌入数据掩码位中的装置。该低功率存储器子系统还包括用于在掩码写操作期间将ECC奇偶校验位嵌入与经断言的数据掩码位相对应的数据字节中的装置。

这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本公开的附加特征和优点将在下文描述。本领域技术人员应当领会，本公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而，要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的定义。

附图简述

为了更全面地理解本公开，现在结合附图参阅以下描述。

图1示出了根据本公开的各方面的解说主机片上系统(SoC)可通信地耦合到低功率存储器器件的低功率存储器子系统的俯视图。

图2A到2C是解说根据本公开的各方面的掩码写(MWT)命令和读(RD)命令的时序图。

图3是解说根据本公开的各方面的在正常写命令期间传达奇偶校验位的时序图。

图4A到4C是解说根据本公开的各方面的用于在掩码写(MWT)命令期间在主机片上系统(SoC)与低功率存储器器件之间传递纠错码(ECC)奇偶校验位的各个选项的时序图。

图5是解说根据本公开的各方面的在读(RD)命令期间在串行总线内传达纠错码(ECC)奇偶校验位的时序图。

图6示出了根据本公开的各方面的解说使用共享命令/地址将主机片上系统(SoC)可通信地耦合到存储器器件的低功率存储器子系统的俯视图。

图7示出了根据本公开的各方面的在掩码写(MWT)命令期间传达纠错码(ECC)位置信息的时序图。