[发明专利]具有降低的栅致漏极泄漏电流的模拟开关

说明书

公开了一种在一个实施例中的包括模拟开关的装置，该模拟开关具有在开关输入和开关输出之间与PMOS电路(204)并联的NMOS电路(202)。模拟开关(102)响应确定开关状态的使能信号。NMOS电路(202)包括耦接到缓冲N沟道晶体管的开关N沟道晶体管，开关N沟道晶体管的栅极耦接到使能信号且缓冲N沟道晶体管的栅极耦接到调制N沟道晶体管栅极电压。PMOS电路(204)包括耦接到缓冲P沟道晶体管的开关P沟道晶体管，开关P沟道晶体管的栅极耦接到使能信号的反相且缓冲P沟道晶体管的栅极耦接到调制P沟道栅极电压。控制电路(208)耦接到模拟开关(102)以提供调制N沟道和P沟道栅极电压，每个都可基于开关状态在相应的电源电压和GIDL降低电压之间变化。

技术领域

本公开中的实施例主要涉及电子电路，特别涉及具有减小的栅致漏极泄漏电流的模拟开关。

背景技术

基本的互补金属氧化物半导体(CMOS)开关包括与P沟道晶体管并联的N沟道晶体管。N沟道和P沟道晶体管的源极包括开关的输入，N沟道和P沟道晶体管的漏极包括开关的输出。N沟道和P沟道晶体管的栅极被耦接到控制CMOS开关状态的互相反相的使能信号。使能信号被耦接到N沟道晶体管的栅极，而使能信号的反相信号被耦接到P沟道晶体管的栅极。当使能信号为逻辑高电平时，开关处于闭合(on)状态，并采样输入电压。当使能信号为逻辑低电平时，开关处于关断(off)状态。

关断状态时泄漏电流的主要来源是亚阈值泄漏电流和栅致漏极泄漏(gate-induced drain leakage,GIDL)电流。GIDL电流由金属氧化物半导体(MOS)晶体管中的漏结中的高场效应(high field effect)造成。GIDL取决于漏体电压和漏栅电压。在一些应用中，GIDL电流决定了系统性能。例如，电路可以包括若干个被耦接到共用端子(例如多路复用器或多路分配器)的CMOS开关，使得在操作过程中，只有一个CMOS开关处于闭合状态，而其它CMOS开关处于关断状态。在这种情况下，基于处于关断状态的CMOS开关的数量，GIDL电流合并并增大。合并后的GIDL电流能够显著地影响系统的性能，特别是在CMOS开关被用作为模拟开关的情况下。

发明内容

描述了用于模拟开关的技术，该模拟开关具有显著降低的栅致漏极泄漏(GIDL)电流。在一个实施例中，一种装置包括模拟开关，该模拟开关具有在开关输入和开关输出之间与PMOS电路并联的NMOS电路。该模拟开关响应确定开关状态的使能信号。NMOS电路包括被耦接到缓冲N沟道晶体管的开关N沟道晶体管，开关N沟道晶体管的栅极被耦接到使能信号并且缓冲N沟道晶体管的栅极被耦接到调制N沟道栅极电压。PMOS电路包括被耦接到缓冲P沟道晶体管的开关P沟道晶体管，开关P沟道晶体管的栅极被耦接到使能信号的反相信号并且缓冲P沟道晶体管的栅极被耦接到调制P沟道栅极电压。控制电路被耦接到模拟开关以提供调制N沟道和P沟道栅极电压，每个栅极电压都可基于开关状态在相应的电源电压和相应的GIDL降低电压之间交替变化。

在另一个实施例中，一种装置包括多个被耦接到共用端子的模拟开关。多个模拟开关中的每个都响应确定开关状态的相应使能信号。多个模拟开关中的每个都具有在开关输入和开关输出之间与PMOS电路并联的NMOS电路。NMOS电路包括被耦接到缓冲N沟道晶体管的开关N沟道晶体管，开关N沟道晶体管的栅极被耦接到相应的使能信号并且缓冲N沟道晶体管的栅极被耦接到调制N沟道栅极电压。PMOS电路包括被耦接到缓冲P沟道晶体管的开关P沟道晶体管，开关P沟道晶体管的栅极被耦接到相应使能信号的反相信号并且缓冲P沟道晶体管的栅极被耦接到调制P沟道栅极电压。控制电路被耦接到NMOS和PMOS电路以提供调制N沟道和P沟道栅极电压，每个都可基于开关状态在相应的电源电压和相应的GIDL降低电压之间交替变化。