[发明专利]使用自组装单层的选择性电介质沉积的方法

说明书

技术领域

本公开内容的实施方式总体涉及使用自组装单层(self-assembled monolayers,SAMs)的选择性电介质沉积的方法。

背景技术

选择性原子层沉积(atomic layer deposition；ALD)和化学气相沉积(chemical vapor deposition；CVD)工艺可有利地减少常规光刻中涉及的步骤数量和成本，同时随器件尺寸收缩而同步发展。在金属电介质图案中的选择性硅基电介质沉积在后端工艺(back-end of line；BEOL)应用中具有高电位值。已出现的一些替代选择性硅基电介质沉积方法是模板控制生长、基于全息的光刻等等。然而，由于例如产量、规模、缺陷问题等限制，这些替代方法无法提供完整的解决方案。

因此，发明人开发出了使用自组装单层作为牺牲和成核抑制层的选择性电介质沉积的改进的方法和设备。

发明内容

本文中提供了使用自组装单层(SAM)的选择性沉积的方法。在一些实施方式中，一种在具有暴露的硅表面和暴露的含硅表面的基板顶上选择性地沉积低k电介质层的方法，包括：(a)在暴露的含硅表面顶上生长基于有机硅烷的自组装单层，其中基于有机硅烷的自组装单层在大于约300摄氏度的第一温度下是热稳定的；以及(b)在基板的暴露的硅表面顶上选择性地沉积低k电介质层，其中基于有机硅烷的自组装单层抑制低k电介质层沉积在含硅表面顶上。

在一些实施方式中，一种在具有暴露的金属表面和暴露的含硅表面的基板顶上选择性沉积层的方法，其包括：(a)在暴露的金属表面顶上生长第一自组装单层；(b)在暴露的含硅表面顶上生长第二自组装单层，其中第二自组装单层是基于有机硅烷的；(c)将基板加热至约200摄氏度至约300摄氏度的温度以将第一自组装单层从暴露的金属表面顶上去除；(d)在暴露的金属表面顶上选择性地沉积层，其中层是低k电介质层或金属层；以及(e)将基板加热至约500摄氏度至约1000摄氏度的温度以将第二自组装单层从暴露的含硅表面顶上去除。

下文描述本公开内容的其他的和进一步的实施方式。

附图说明

通过参考附图中描述的本公开内容的说明性实施方式，可以理解以上简要概述的、及在下文更详细讨论的本公开内容的实施方式。附图仅标示了本公开内容的典型实施方式，因而不应视为对本公开内容的范围的限制，因为本公开内容可允许其他等同有效的实施方式。

图1描绘了根据本公开内容的一些实施方式的适于执行化学气相沉积工艺或原子层沉积工艺的工艺腔室。

图2描绘了根据本公开内容的一些实施方式的选择性沉积的方法的流程图。

图3A至图3D为根据本公开内容的一些实施方式的在图2的处理序列的不同阶段期间的基板的说明性横截面图。

图4为根据本公开内容的一些实施方式的选择性沉积的方法的流程图。

图5A至图5F为根据本公开内容的一些实施方式的在图4的处理序列的不同阶段期间的基板的说明性横截面图。

为了便于理解，已尽可能地使用相同附图标号标示附图中共通的相同元件。附图未按比例绘制，并且为了清晰而简化。一个实施方式的元件和特征在没有进一步地描述下可有利地并入其他实施方式。

具体实施方式

本文提供了使用自组装单层(SAM)的选择性电介质沉积的方法。在一些实施方式中，本文所描述的发明方法有利地提供了使用自组装单层的选择性电介质沉积或选择性金属沉积的创新方法。自组装单层(SAM)可以选择性地在图案化基板上生长并且通过选择性地抑制成核实现选择性沉积。

图2为根据本公开内容的一些实施方式的处理具有暴露的硅表面和暴露的含硅表面的基板的方法200的流程图。图3A至图3D为根据本公开内容的一些实施方式的在图2的处理序列的不同阶段期间的基板的说明性横截面图。本发明的方法可在被构造成用于原子层沉积(ALD)或化学气相沉积(CVD)的工艺腔室中执行，诸如下文相对于图1论述的工艺腔室中。

方法200在如图3A描绘的具有暴露的硅表面302和暴露的含硅表面304的基板300上执行。含硅表面304不与硅表面302相同。含硅表面304可为二氧化硅、氮化硅或氮氧化硅(SiON)。在一些实施方式中，基板300可为半导体晶片，诸如200或300mm半导体晶片。也可使用其他尺寸和几何形状的基板。