[发明专利]带隙电压产生

说明书

在所描述实例中，带隙参考电压产生器包含第一双极结晶体管(PNP1)及第二双极结晶体管(PNP2)。所述第二晶体管(PNP2)以比所述第一晶体管(PNP1)的每单位射极面积电流低的每单位射极面积电流进行偏置。因此，所述第一晶体管(PNP1)的基极到射极电压高于所述第二晶体管(PNP2)的基极到射极电压，且在所述第一晶体管(PNP1)的基极处相对于所述第二晶体管(PNP2)的基极产生ΔVBE。第一分压器(R1/R2)在第一中心节点处产生VBE的经分压电压(分数VBE)。通过闭合环路反馈动作(经由420)而将所述分数VBE加到所述第一晶体管(PNP1)的VBE及从所述第二晶体管(PNP2)的VBE减去以在第二晶体管(PNP2)的所述基极处产生经温度补偿参考电压。可通过使用第二晶体管(PNP2)的所述基极处的电阻分压器(R4/R3)而将所述参考电压放大到较高电压电平(VRGB)。

背景技术

集成电路的许多应用体现于高度集成系统(例如单芯片系统(SoC))内。在这些应用中的一些应用中，SoC需要从低供电电压工作且消耗相对低电力量。在此类应用中，SoC并入有在SoC的睡眠模式期间启用的功能(例如唤醒检测功能)。在此类睡眠模式中，各种电池或系统监测应用“接通”，且因此经设计为从低电压工作以节省电力。几乎所有这些SoC具有用以提供恒定电压参考的带隙参考电路。此类带隙参考电路通常需要具有产生准确参考电压(甚至在低供电电压下)的能力。

发明内容

在所描述实例中，带隙参考电压产生器包含第一双极结晶体管及第二双极结晶体管。所述第二晶体管以比所述第一晶体管的每单位射极面积电流低的每单位射极面积电流进行偏置。因此，所述第一晶体管的基极到射极电压高于所述第二晶体管的基极到射极电压，且在所述第一晶体管的基极处相对于所述第二晶体管的基极产生ΔVBE。第一分压器在第一中心节点处产生VBE的经分压电压(分数VBE)。通过闭合环路反馈动作而将所述分数VBE加到所述第一晶体管的VBE及从所述第二晶体管的VBE减去以在第二晶体管的所述基极处产生经温度补偿参考电压。可通过使用第二晶体管的所述基极处的电阻分压器而将所述参考电压放大到较高电压电平。

附图说明

图1展示根据实例性实施例的说明性电子装置。

图2是带隙电路的示意图。

图3是带隙电路的示意图。

图4是根据实例性实施例的低供电电压带隙产生器的示意图。

图5是图解说明根据实例性实施例的两个双极结晶体管的射极电压的均衡的波形图，所述均衡是通过控制源自PMOS电流镜的偏置电流实现的。

具体实施方式

如果第一装置耦合到第二装置，那么所述连接可通过直接电连接或通过经由其它装置及连接进行的间接电连接而做出。术语“输入”可意指PMOS(正型金属氧化物半导体)或NMOS(负型金属氧化物半导体)晶体管的源极或漏极(或甚至在上下文指示的情况下，例如栅极等控制输入)。

图1展示根据实例性实施例的说明性计算装置100。举例来说，计算装置100是电子系统129(例如计算机、电子器件控制“盒”或显示器、通信设备(包含发射器或接收器)或者可操作以处理信息的任何类型的电子系统)或并入到所述电子系统中或者耦合(例如，连接)到所述电子系统。

在一些实施例中，计算装置100包含巨型单元或单芯片系统(SoC)，所述巨型单元或SoC包含例如CPU 112(中央处理单元)、存储装置114(例如，随机存取存储器(RAM))及电力供应器110等控制逻辑。举例来说，CPU 112可为CISC型(复杂指令集计算机)CPU、RISC型CPU(精简指令集计算机)、MCU型(微控制器单元)或数字信号处理器(DSP)。存储装置114(其可为存储器，例如处理器上高速缓冲存储器、处理器外高速缓冲存储器、RAM、快闪存储器或磁盘存储装置)存储在由CPU 112执行时执行与计算装置100相关联的任何适合功能的一或多个软件应用程序130(例如，嵌入式应用程序)。