[发明专利]用于非易失性存储器的高电压架构

说明书

相关申请

本申请是2015年9月18日提交的美国专利申请第14/858,886号的国际申请，该美国专利申请要求于2015年6月15日提交的美国临时申请第62/175,917号的权益，这两个申请在此通过引用并入。

背景

非易失性存储器设备当前广泛应用在当电力不可用时要求信息保留的电子组件中。非易失性存储设备可以包括只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)和电可擦除可编程只读存储器(EEPROM)设备。一些存储器阵列利用可以包括电荷俘获层的栅极结构和晶体管。电荷俘获层可以被编程为基于施加至存储器阵列或被存储器阵列接收的电压来储存数据。

附图简述

本公开在附图的图中通过示例而非通过限制的方式被说明。

图1是示出根据实施例的非易失性存储器系统的框图。

图2A示出了根据一个实施例的在擦除操作期间非易失性存储器阵列的选定扇区。

图2B示出了根据一个实施例的在擦除操作期间非易失性存储器阵列的取消选定扇区。

图3A示出了根据一个实施例的在编程操作期间非易失性存储器阵列的选定扇区。

图3B示出了根据另一实施例的在编程操作期间非易失性存储器阵列的取消选定扇区。

图4A示出了根据一个实施例的在读取操作期间非易失性存储器阵列的选定扇区。

图4B示出了根据另一实施例的在读取操作期间非易失性存储器阵列的取消选定扇区。

图5是示出根据一个实施例的用于在非易失性存储器设备上执行擦除、编程和读取操作的电压偏置的表。

图6是示出根据实施例的在非易失性存储器单元上执行的不同操作的流程图。

图7是根据实施例的共源极线驱动器的电路原理图。

图8是根据实施例的字线驱动器的电路原理图。

图9是根据实施例的高电压页锁存器的电路原理图。

图10A是根据一个实施例的高电压页锁存器的电路原理图。

图10B是根据另一个实施例的高电压页锁存器的电路原理图。

图11示出了根据另一实施例的高电压页锁存器的电路原理图。

图12示出了根据另一实施例的扇区选择电路的电路原理图。

图13是示出根据另一实施例的非易失性存储器系统的框图。

详细描述

高电压(HV)信号可在非易失性存储器(NVM)设备(诸如闪存或相变存储器)的操作中使用。HV信号可以是高于NVM设备的电源的最高电压或低于NVM设备的接地供应(ground supply)的最低电压的电压信号。例如，当NVM设备的电源的范围从0V(例如,最低电压)到1.2V(例如，最高电压)时，可能需要8.3伏(V)的HV信号来对NVM单元进行编程。被应用到NVM设备中的一些晶体管的HV信号可能导致那些晶体管在安全工作区(SOA)之外操作，这又可能导致对晶体管和NVM设备的损坏。可以由允许晶体管满足寿命可靠性规范的晶体管的不同端子(例如，栅极至漏极、栅极至源极、栅极至本体或源极至漏极)之间的一组电压差和/或其中晶体管可被偏置而不损坏晶体管的晶体管的不同端子之间的一组电压差来定义安全工作区。例如，为了留在SOA中，某些晶体管的栅极至漏极电压可能不会超过3.6V。电路设计人员必须非常小心以控制NVM设备中HV信号的应用，以使得晶体管保留在SOA中，并避免晶体管损坏。

一些NVM阵列可使用专用源极线(DSL)架构。DSL架构可以包括用于NVM阵列中的NVM单元的每列(或NVM阵列的NVM扇区中的NVM单元的每列)的专用源极线。共源极线(CSL)架构允许在NVM单元的多个行和/或列之间的共用源极线。例如，CSL架构可以在NVM单元的扇区中的基本上所有NVM单元之间共用CSL。在其他示例中，CSL架构可以在NVM阵列中的基本上所有NVM单元之间或在NVM扇区或阵列中的NVM单元的一个或更多个行和/或两个或更多个列之间共用CSL。CSL架构的实现允许用于每个存储器单元的硅面积的减少。在存储器设备中实现CSL架构的设计人员可能需要特别注意控制高电压信号的应用并保持晶体管的SOA。

本公开解决了控制应用到实现CSL架构的NVM设备的高电压信号的上述和其它缺陷。