[实用新型]CPU测试系统

说明书

技术领域

本实用新型实施例涉及计算机技术领域，尤其涉及一种CPU测试系统。

背景技术

目前，通常采用增强联合测试行为组(Enhanced Joint Test Action Group，简称EJTAG)接口对主板中的中央处理器(Central Processing Unit，简称CPU)进行测试。

在实际应用过程中，随着用户需求的不断提高，在主板中可以设置多个CPU。在现有技术中，当需要对主板中的多个CPU进行测试时，先进行测试布线，具体的，为每一个CPU设置一个单独的EJTAG接口，并分别将各个EJTAG接口与测试设备(例如电脑)连接，使得测试布线过程复杂；在测试过程中，测试人员需要分别通过各个CPU对应的EJTAG接口和测试设备对各个CPU进行测试。

由上可知，在现有技术中，测试布线过程复杂，且测试过程复杂，导致对CPU测试的效率低下。

实用新型内容

本实用新型实施例提供一种CPU测试系统，用于提高对CPU的测试效率。

第一方面，本实用新型提供一种CPU测试系统，包括第一中央处理器CPU、第二CPU、增强联合测试行为组EJTAG接口、第一控制开关、第二控制开关，其中，

所述EJTAG接口的测试信号输出端与所述第一CPU的测试信号输入端连接；

所述第一CPU的测试结果输出端通过所述第一控制开关与所述EJTAG接口的测试结果输入端连接，以使所述第一控制开关闭合时，所述第一CPU向所述EJTAG接口发送所述第一CPU的测试结果；

所述第一CPU和所述第二CPU通过总线连接；

所述第二CPU的测试信号输入端通过所述第二控制开关与所述第一CPU的测试信号输入端连接，以使所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的测试信号；

所述第二CPU的测试结果输出端通过第三控制开关与所述EJTAG接口的测试结果输入端连接，以使所述第二控制开关闭合时，所述第二CPU向所述EJTAG接口发送所述第二CPU的测试结果、及所述第一CPU通过所述总线向所述第二CPU发送的第一CPU的测试结果。

在一种可能的实施方式中，所述第一控制开关闭合时，所述第二控制开关断开；所述第二控制开关闭合时，所述第一控制开关断开。

在另一种可能的实施方式中，所述第一CPU的测试时钟输入端与所述EJTAG接口的测试时钟输出端连接；

所述第一CPU的测试复位端与所述EJTAG接口的测试复位端连接；

所述第一CPU的测试模式选择端分别与所述EJTAG接口的测试模式选择端连接。

在另一种可能的实施方式中，所述第二CPU的测试时钟输入端通过所述第二控制开关与所述第一CPU的测试时钟输入端连接，用于在所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的时钟信号；

所述第二CPU的测试复位端通过所述第二控制开关与所述第一CPU的测试复位端连接，用于在所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的复位信号；

所述第二CPU的测试模式选择端通过所述第二控制开关与所述第一CPU的测试模式选择端连接，用于在所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的测试模式。

在另一种可能的实施方式中，所述第二控制开关包括第一子开关、第二子开关、第三子开关、第四子开关和第五子开关，所述第一子开关、所述第二子开关、所述第三子开关、所述第四子开关和所述第五子开关同时断开、同时闭合，其中，

所述第二CPU的测试信号输入端通过所述第一子开关与所述第一CPU的测试信号输入端连接；

所述第二CPU的测试结果输出端通过所述第二子开关与所述EJTAG接口的测试结果输入端连接；

所述第二CPU的测试时钟输入端通过所述第三子开关与所述第一CPU的测试时钟输入端连接；

所述第二CPU的测试复位端通过所述第四子开关与所述第一CPU的测试复位端连接；

所述第二CPU的测试模式选择端通过所述第五子开关与所述第一CPU的测试模式选择端连接。

在另一种可能的实施方式中，所述EJTAG接口的电源端与所述第一CPU的电压输出端连接。

在另一种可能的实施方式中，所述EJTAG接口还与测试设备连接，其中，