[实用新型]CPU测试系统

权利要求书

1.一种CPU测试系统，其特征在于，包括第一中央处理器CPU、第二CPU、增强联合测试行为组EJTAG接口、第一控制开关、第二控制开关，其中，

所述EJTAG接口的测试信号输出端与所述第一CPU的测试信号输入端连接；

所述第一CPU的测试结果输出端通过所述第一控制开关与所述EJTAG接口的测试结果输入端连接，以使所述第一控制开关闭合时，所述第一CPU向所述EJTAG接口发送所述第一CPU的测试结果；

所述第一CPU和所述第二CPU通过总线连接；

所述第二CPU的测试信号输入端通过所述第二控制开关与所述第一CPU的测试信号输入端连接，以使所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的测试信号；

所述第二CPU的测试结果输出端通过第三控制开关与所述EJTAG接口的测试结果输入端连接，以使所述第二控制开关闭合时，所述第二CPU向所述EJTAG接口发送所述第二CPU的测试结果、及所述第一CPU通过所述总线向所述第二CPU发送的第一CPU的测试结果。

2.根据权利要求1所述的测试系统，其特征在于，

所述第一控制开关闭合时，所述第二控制开关断开；

所述第二控制开关闭合时，所述第一控制开关断开。

3.根据权利要求1或2所述的测试系统，其特征在于，

所述第一CPU的测试时钟输入端与所述EJTAG接口的测试时钟输出端连接；

所述第一CPU的测试复位端与所述EJTAG接口的测试复位端连接；

所述第一CPU的测试模式选择端分别与所述EJTAG接口的测试模式选择端连接。

4.根据权利要求3所述的测试系统，其特征在于，

所述第二CPU的测试时钟输入端通过所述第二控制开关与所述第一CPU的测试时钟输入端连接，用于在所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的时钟信号；

所述第二CPU的测试复位端通过所述第二控制开关与所述第一CPU的测试复位端连接，用于在所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的复位信号；

所述第二CPU的测试模式选择端通过所述第二控制开关与所述第一CPU的测试模式选择端连接，用于在所述第二控制开关闭合时，所述第一CPU通过所述总线向所述第二CPU发送所述第一CPU接收到的测试模式。

5.根据权利要求1或2所述的测试系统，其特征在于，所述第二控制开关包括第一子开关、第二子开关、第三子开关、第四子开关和第五子开关，所述第一子开关、所述第二子开关、所述第三子开关、所述第四子开关和所述第五子开关同时断开、同时闭合，其中，

所述第二CPU的测试信号输入端通过所述第一子开关与所述第一CPU的测试信号输入端连接；

所述第二CPU的测试结果输出端通过所述第二子开关与所述EJTAG接口的测试结果输入端连接；

所述第二CPU的测试时钟输入端通过所述第三子开关与所述第一CPU的测试时钟输入端连接；

所述第二CPU的测试复位端通过所述第四子开关与所述第一CPU的测试复位端连接；

所述第二CPU的测试模式选择端通过所述第五子开关与所述第一CPU的测试模式选择端连接。

6.根据权利要求1或2所述的测试系统，其特征在于，所述EJTAG接口的电源端与所述第一CPU的电压输出端连接。

7.根据权利要求1或2所述的测试系统，其特征在于，所述EJTAG接口还与测试设备连接，其中，

所述EJTAG接口用于接收所述测试设备发送的测试信号，并向所述测试设备发送所述第一CPU或第二CPU发送的测试结果。

8.根据权利要求1或2所述的测试系统，其特征在于，所述第一控制开关为12pin6路拨码开关中的一路开关，所述第二控制开关为所述12pin6路拨码开关中的五路开关。