[实用新型]用于教学实验的计算机中央处理器

说明书

技术领域

本实用新型涉及计算机组成原理教学实验技术领域，尤其涉及一种用于教学实验的计算机中央处理器。

背景技术

目前国内的计算机硬件课程实验呈现出实验平台分散化的特点，各个课程采用了各自独立的实验平台。各种平台的集成度还比较低，大量使用小规模集成电路，所采用的可编程器件多为小规模的GAL，学生实验还要用很多外部飞线，系统的灵活性非常小。国际部分知名高校的硬件课程比较集中，实验平台统一，很多采用了基于大规模可编程器件的实验平台来完成实验。在这些方面，国内的实验和实验平台还有较大差距。

中央处理器（CPU，CentralProcessingUnit）是一块超大规模的集成电路，是一台计算机的运算核心（Core）和控制核心（ControlUnit）。它的功能主要是解释计算机指令以及处理计算机软件中的数据。

CPU从存储器或高速缓冲存储器中取出指令，放入指令寄存器，并对指令译码。它把指令分解成一系列的微操作，然后发出各种控制命令，执行微操作系列，从而完成一条指令的执行。指令是计算机规定执行操作的类型和操作数的基本命令。指令是由一个字节或者多个字节组成，其中包括操作码字段、一个或多个有关操作数地址的字段以及一些表征机器状态的状态字以及特征码。有的指令中也直接包含操作数本身。

由此可见，对于中央处理器组成的理解和掌握是学好《计算机组成原理》的关键所在，而现有的实验平台所提供的中央处理器实验模块调试困难，学生很难自主完成调试，因此，开发设计一种简单易行的用于实验的中央处理器结构是本领域急需解决的问题。

实用新型内容

本实用新型所要解决的技术问题是提供一种用于教学实验的计算机中央处理器，通过设计一套简单的8位中央处理器进行实验调试，解决现有中央处理器实验模块调试困难的问题。

为解决上述技术问题，本实用新型所采取的技术方案是：一种用于教学实验的计算机中央处理器，包括控制器、运算器和总线，运算器包括算术逻辑单元ALU、通用寄存器GR、程序状态寄存器PSW和算术逻辑单元输入端的选择器，所述控制器包括程序计数器PC、指令寄存器IR、地址寄存器MAR、数据寄存器MDR、指令译码器、时序系统和组合逻辑信号发生器，所述总线包括地址总线AB、数据总线AD和控制总线CB，所述总线用于连接主存储器与CPU，程序计数器PC用于指出下条指令在主存储器中的存放地址，指令寄存器IR用于保存当前正在执行的一条指令的代码，地址寄存器MAR用来存放当前CPU访问内存单元的地址，数据寄存器MDR用于暂存由内存储器中读出或写入内存的指令或数据，指令译码器用于分别对操作码字段、寻址方式字段、地址字段进行译码，并向控制器提供操作的特定信号，时序系统用于产生时序信号节拍周期信号，所述组合逻辑信号发生器用于根据指令寄存器IR的指令和程序状态寄存器PSW中的状态信息以及节拍产生控制计算机系统的信号。

采用上述技术方案所产生的有益效果在于：通过既有电路模块之间的组合形成中央处理器的控制器和运算器，并通过总线实现控制器与运算器、中央处理器与内存、中央处理器与主存储器及计算机其他部分之间的通信，而且本实用新型的所涉及的中央处理器为开放式结构，在进行教学实验过程中可以根据不同需求进行个性化定义，方便实用，简单易行，而且指令系统和指令格式更加简单，便于调试，方便学生进行计算机硬件实验。

附图说明

图1是本实用新型的原理框图。

具体实施方式

下面结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

在下面的描述中阐述了很多具体细节以便于充分理解本实用新型，但是本实用新型还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本实用新型内涵的情况下做类似推广，因此本实用新型不受下面公开的具体实施例的限制。