[发明专利]测试结构及其形成方法、测试方法

说明书

一种测试结构及其形成方法、测试方法，测试结构包括：基底；位于基底内的阱区；位于阱区内的第一外延掺杂区，阱区和第一外延掺杂区的掺杂类型相同；位于基底上且覆盖阱区和第一外延掺杂区的介质层；贯穿介质层且与阱区电连接的第一接触插塞；贯穿介质层且与第一外延掺杂区电连接的第二接触插塞和第三接触插塞，第二接触插塞位于第一接触插塞和第三接触插塞之间；第二接触插塞包括位于第一外延掺杂区上的金属硅化物层以及位于金属硅化物层上的第一导电插塞，在平行于基底且沿第二接触插塞延伸方向上，第二接触插塞表面具有两端。本发明可以避免因接触插塞之间尺寸不同所引起的误差问题，因此测试获取的接触电阻具有较高的准确性和可靠性。

技术领域

本发明涉及半导体领域，尤其涉及一种测试结构及其形成方法、测试方法。

背景技术

在半导体的生产工艺中，由于MOS工艺或者CMOS工艺制造的器件集成度的不断提高，半导体器件的小型化也正在面临着挑战。其中，随着半导体器件的不断缩小，寄生外接电阻(Rext)成为限制半导体器件性能的主要因素之一。寄生外接电阻主要包括金属硅化物层与源漏掺杂区之间的接触电阻(Rc)。

现有技术中，通常采用链接(chain)方式或开尔文测试结构测得接触电阻，其中，链接方式的测试结构包括：在金属硅化物层两端各连一个接触插塞，并用金属线和下个单元电连接，用链接方式串联起来；通过在两端测试端口之间加电压测电流方式，可以得出整个结构的电阻，再除以接触插塞的个数，就可以得出单个接触插塞加上接触插塞下方金属硅化物层电阻的一半，从而获得单个接触插塞与金属硅化物层之间的接触电阻。然而，链接方式只能测得接触插塞与金属硅化物层之间的接触电阻，无法测得金属硅化物层与源漏掺杂区之间的接触电阻，而金属硅化物层与源漏掺杂区之间的接触电阻是半导体器件中的非常重要的参数之一。

随着嵌入式应力技术的应用，现有技术中半导体提供的测试结构测试获取的接触电阻的准确率较低，因此亟需提供一种新的测试结构以及测试方法，提高所测得接触电阻的准确率。

发明内容

本发明解决的问题是提供一种测试结构及其形成方法、测试方法，提高测试所获得的接触电阻的准确性和可靠性。

为解决上述问题，本发明提供一种测试结构，包括：基底；位于所述基底内的阱区；位于所述阱区内的第一外延掺杂区，其中，所述第一外延掺杂区和所述阱区的掺杂类型相同；位于所述基底上的介质层，所述介质层覆盖所述阱区和第一外延掺杂区；贯穿所述介质层且与所述阱区电连接的第一接触插塞；贯穿所述介质层且与所述第一外延掺杂区电连接的第二接触插塞和第三接触插塞，所述第二接触插塞和第三接触插塞相分立，且所述第二接触插塞位于所述第一接触插塞和第三接触插塞之间；所述第二接触插塞包括位于所述第一外延掺杂区上的金属硅化物层以及位于所述金属硅化物层上的第一导电插塞，其中，在平行于所述基底且沿所述第二接触插塞延伸方向上，所述第二接触插塞表面具有两端。

相应的，本发明还提供一种测试结构的形成方法，包括：提供基底；在所述基底内形成阱区；在所述阱区内形成第一外延掺杂区，其中，所述第一外延掺杂区和阱区的掺杂类型相同；在所述基底上形成介质层，所述介质层覆盖所述阱区和第一外延掺杂区；在所述第一外延掺杂区一侧形成贯穿所述介质层且与所述阱区电连接的第一接触插塞；形成贯穿所述介质层且与所述第一外延掺杂区电连接的第二接触插塞和第三接触插塞，所述第二接触插塞和第三接触插塞相分立，且所述第二接触插塞位于所述第一接触插塞和第三接触插塞之间；所述第二接触插塞包括位于所述第一外延掺杂区上的金属硅化物层以及位于所述金属硅化物层上的第一导电插塞，其中，在平行于所述基底且沿所述第二接触插塞延伸方向上，所述第二接触插塞表面具有两端。